Quartus 位宽不匹配警告（Warning 10230、truncated value）速查

更新时间：2026-10-23。FAQ 速查页，面向 FPGA 入门阶段第一次在 Quartus 编译日志里看到满屏黄色 Warning 的同学。位宽的底层语义（补零、符号扩展、截断）建议先补 Verilog 数据类型基础，本篇只回答一个工程问题：Quartus 报出位宽/类型不匹配警告时，哪条能放过、哪条是真 bug、怎么修干净。语法层面直接报错的情况见姊妹篇 Quartus 语法/解析报错速查。

本文要回答的问题

• 编译只有 Warning 没有 Error，为什么上板后计数器、数据通路就是错的？
• Warning (10230): ... truncated value with size 32 to match size of target 8 到底截掉了什么？
• 255、10 这种裸常量为什么会被当成 32 位，和 8'd255 差在哪？
• 例化子模块时端口位宽对不上，问题出在上层还是下层？
• 有符号数和无符号数混在一个表达式里，Quartus 按什么规则算？

一、警告原文长什么样：先认清「绝大多数只是 Warning」

Quartus 的位宽问题和语法错误最大的区别是：RTL 完全合法，编译流程照常走完，只在 Analysis & Synthesis 阶段留下黄色警告。工程名、模块名均为占位：

Warning (10230): Verilog HDL assignment warning at demo_top.v(87): truncated value with size 16 to match size of target (8)
Warning (10230): Verilog HDL assignment warning at counter.v(23): truncated value with size 32 to match size of target (4)
Warning (10241): Verilog HDL signal declaration warning at uart_rx.v(45): signal "rdata" has no driver or is not used with its full width
Warning: Verilog HDL port declaration warning at demo_top.v(120): port "rdata" expects 8 bits, connected expression is 16 bits

三点必须读全。第一，文案里的 size N to match size of target M 是核心信息：N 是右值实际位宽，M 是左值目标位宽，N 大于 M 就是高位被静默截断。第二，Quartus 已替你做了一个决定——截断、补零或符号扩展，这个决定常常不是设计意图，于是表现为「编译通过、仿真某个点数值突然变小或变负、上板数据错」。第三，警告行号指向赋值语句，但端口类警告要往上层例化处翻，问题在连线而不在被例化模块内部。

二、根因速查表

类别	典型警告/现象	触发写法	处置
常量没写位宽	truncated value with size 32 to match size of target (4)	cnt <= 10;、if (cnt > 255)	常量写全「位宽+基数+值」，如 4'd10
声明与赋值位宽不符	truncated value with size 16 ... target (8)	16 位总线赋给 8 位 reg；乘法结果落窄变量	加宽左值，或显式切片并注释意图
例化端口位宽对不上	port expects 8 bits, connected expression is 16 bits	总线加宽后漏改上层连线声明	端口与连线引用同一 parameter 源头
有符号/无符号混算	负数比较恒假、波形数值变巨大正数	signed reg 与无符号阈值比较、进拼接	统一声明 signed，跨边界用显式转换
计数器位宽算错	计数提前回绕、分频频率不对	计到 N 却用 clog2 少一位的宽度	位宽按最大值核算，宁宽一位
参数传递位宽不匹配	例化改写 parameter 后新一批端口警告	#(.W(16)) 但外部连线仍按旧宽度	parameter 只定义一次，位宽全部由它派生
VHDL 类型转换	type mismatch、不能直接与 integer 运算	std_logic_vector 直接加减	用 unsigned/signed 包一层再运算

三、分诊决策：从一条 Warning 收敛到修法

读这张图抓住一条主线：红色入口是日志现象，两个蓝色节点是排查动作——先把警告文案里的 N 和 M 读全，再按五类根因对号入座；橙色是两类修复出口，位宽类与符号类修法不同，不能混着改；绿色节点要求重新全编译并核对波形；紫色节点是把纪律固化进评审。走完绿色节点的标准是「同类 Warning 归零」，不是「没有红色 Error」——位宽问题本来就极少报 Error，只看 Error 会把它们全部漏过。

四、逐条排查

1. 常量没写位宽：32 位默认是头号来源

reg [3:0] cnt;
always @(posedge clk)
    cnt <= 10;            // 10 是 32 位有符号常量，赋给 4 位目标 → Warning 10230
    cnt <= 4'd10;         // 显式 4 位，位宽对齐，警告消失

不带尺寸的整数字面量一律按 32 位处理，赋给窄目标时 Quartus 报 truncated value with size 32。这类警告大多数「数值上没截错」（10 确实装得下 4 位），但它会淹没真正的截断警告，所以同样要清零。规则很简单：除了给整个向量清 0 的场景，常量一律写全位宽与基数。宏定义同理，文本替换出来的裸数字没有位宽概念，参与运算时一样要补尺寸。

2. 声明位宽与赋值不符：截断和补零都是静默的

reg [7:0]  cnt;
reg [15:0] data;
always @(posedge clk)
    cnt <= data;          // 16 位赋给 8 位，高 8 位被丢弃，只给 Warning
    cnt <= data[7:0];     // 确需取低 8 位就显式切片，意图可见

Verilog 的规则是运算按操作数中最宽位宽进行，赋值时再按左值截断或扩展。反向窄赋宽时，无符号高位补零、有符号符号扩展。乘法是重灾区：两个 8 位相乘结果是 16 位，直接赋给 8 位变量必丢高位，先用宽中间变量接住再取舍。

3. 例化端口位宽对不上：问题在例化处

wire [15:0] rdata;
uart_rx u_rx (
    .rdata(rdata),         // uart_rx 端口声明为 output [7:0]，高 8 位悬空
    .clk(clk),
    .rst_n(rst_n)
);

这类端口警告最常见于总线加宽的重构：改了底层模块端口，漏改上层连线声明。修法是让端口与连线引用同一个 parameter 源头，而不是手填两处魔数；#(.W(16)) 改写参数后，内部按新宽度推导、外部仍按旧宽度连线，是同一类问题的隐蔽变体。

4. 有符号/无符号混算：隐式规则最反直觉

reg signed [11:0] coef;
reg        [11:0] th;
always @(*) begin
    if (coef > th)                    // 混用：整体按无符号求值，负数比较恒假
    if ($signed(coef) > $signed(th))  // 显式统一为有符号，语义才确定

Verilog 规定表达式里只要有一个无符号操作数，整体就按无符号运算。Quartus 对此往往不报警告或只给很隐晦的提示，但硬件行为已经错了。工程上的保守做法：涉及负数的信号在模块内统一声明 signed，跨符号边界只用 $signed/$unsigned 显式转，绝不依赖隐式规则。VHDL 侧同理，std_logic_vector 本身没有数值语义，先用 unsigned()/signed() 包一层再参与加减。

5. 计数器位宽算错：仿真不一定露馅

要计到 1000 的计数器，有人顺手声明 reg [9:0]——1023 的上限看似够，但若比较条件写成 cnt == 1000 而实际递增量或使能有毛刺，余量就只剩 24，临界场景极易回绕出错。位宽按「最大值 + 保护余量」核算，宁宽一位；派生位宽统一用 localparam integer AW = $clog2(DEPTH); 接住，再由它派生地址线 [AW-1:0]，不要多处分别推导。

五、防复发清单

• 端口、连线、寄存器全部显式位宽；常量写全尺寸与基数，review 时裸数字一律追问。
• parameter 只定义一次，localparam 负责派生；位宽宁可宽一级用中间变量接，也不依赖截断。
• 模块内有符号语义统一声明，跨边界只走显式转换；VHDL 侧用 ieee.numeric_std 的 unsigned/signed 类型做运算。
• 每次全编译后过一遍 Warning 列表，把「每条位宽 Warning 必须归零或写明显式切片意图」列入评审清单；同类工具的对照处置见 Vivado 位宽/类型不匹配速查。

这一篇在知识体系里的位置

本篇是 FPGA 工具报错速查簇的一员，面向入门阶段的 Quartus 编译告警处置；语法层级直接报错（少分号、endmodule 缺失等）见 Quartus 语法/解析报错速查，另一家工具链的同主题对照见 Vivado 位宽/类型不匹配速查。位宽的底层语义建议回到 Verilog 数据类型与位宽的基础篇章补齐。

一句话总结

Quartus 位宽不匹配警告（以 Warning 10230 truncated value 为典型）极少拦流程，本质是工具替你做了截断、补零或符号扩展的静默决定：按「读全 size N 与 target M 及行号 → 归入常量 32 位、声明不符、端口对不上、符号混算、计数器位宽五类 → 常量带尺寸、显式切片扩位、parameter 单一源头、有符号显式转换 → 重新全编译让同类 Warning 归零」的流程处置，预防靠位宽全显式、常量带尺寸、有符号统一声明三条编码纪律。