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小数频 PLL（fractional-N）：ΔΣ 调制分频与展频时钟 SSC ​

更新时间：2026-09-19。前置：全数字 PLL 基础、SoC 时钟控制器、ΣΔ ADC 噪声整形。需要很细的频率步进（如音频 44.1k 派生、多标准无线、HDMI/SerDes）时，整数 N PLL 步进太粗，fractional-N 解决这个问题。

一、整数 N 的限制 ​

PLL 锁定时 Fout = N·Fref（见 全数字 PLL）。

  • 整数 N：N 只能整数，输出频率步进 = Fref。要 1kHz 步进就得把 Fref 降到 1kHz，环路带宽被迫做很窄，锁定慢、带内相噪差。
  • 想同时要「高 Fref（快锁定、低相噪）」和「细步进」，矛盾。fractional-N 让平均分频比可以是分数，步进细到 Fref/2^k。

二、核心：在 N 与 N+1 间快速切换做平均 ​

目标分频比 N·f（f 为小数），让分频器大部分周期除 N、小部分周期除 N+1，长期平均 = N+f：

  • 例：想要 100.25 分频，就在每 4 次里 3 次除 100、1 次除 101，平均 100.25。
  • 简单累加器实现：每周期把小数部分 k 累加，溢出就多除一拍 N+1（一阶脉冲吞除 pulse-swallow）。
  • 问题：在 N/N+1 瞬间跳变会给 PFD 一个周期性相位扰动，产生离散的小数杂散（fractional spur）——在输出频谱上出现与小数对应的尖刺，不能用于对杂散敏感的系统。

三、ΔΣ（ΔΣ）调制器做分频抖动 ​

借鉴 ΣΔ ADC 的噪声整形：用高阶 ΔΣ 调制器（MASH/多级噪声整形）决定每拍除 N、N+1（甚至 N−1/N+2 多位），使分频序列的平均值精确等于目标小数，同时把瞬时量化误差的能量推到高频（环路带宽以外）：

bash
ΔΣ 小数累加器(如 20~32 位)
 → 每拍输出整数分频值(在 N 附近抖动)
 → 多模分频器(/N, /N+1...)
量化噪声被高通整形: 低频(环路内)很小,高频堆起
 → PLL 环路低通特性滤掉高频抖动
  • PLL 的环路低通天然滤除被整形到高频的 ΔΣ 噪声，于是平均频率精确、近载波相噪/杂散小。
  • 仍需权衡：ΔΣ 高频噪声若环路带宽太宽滤不干净，转化为相噪；环路太窄又锁得慢——典型带宽取 Fref 的 1/10 量级以下，并结合 ΔΣ 阶数（2/3/4 阶 MASH）。
  • 高阶 ΔΣ 会输出 N±1、N±2 等多位范围，分频器/PFD 要支持多模且线性，否则噪声折叠回带内。
  • 残余杂散来源：ΔΣ 序列周期化（序列长度短）、电荷泵失配、PFD 非线性、参考杂散；用 dither（加扰打破周期）、失配校准改善。

四、数字实现（ADPLL 风格） ​

现代 fractional 常用全数字 PLL：数字控制振荡器 DCO 频率调谐字含高分辨率小数位（ΔΣ dither DCO 电容/电流），时间-数字转换器 TDC 做相位检测，小数累加在数字域完成；避免模拟电荷泵失配，更易集成和校准（与 全数字 PLL 衔接）。

五、展频时钟 SSC（Spread Spectrum Clocking） ​

fractional-N 的相位/频率可调制能力天然用来降低 EMI：让输出频率按固定速率（通常 30~33kHz 三角/非线性 profile）小幅上下调制（如 ±0.5% down-spread、±0.25% center-spread），把单一频率的集中能量摊薄到一个频带，峰值辐射降低数 dB~十几 dB：

  • down-spread（最常见）：频率只在标称值以下摆动（0 ~ −0.5%），保证不超标称频率。
  • center-spread：围绕中心 ±%。
  • 调制速率要远低于环路带宽让输出能跟上、又远高于音频等避免可闻问题，通常 30~33kHz（标准规定）。
  • 本质是用 ΔΣ/fractional 调制分频比产生受控的、缓慢的频率扫描；接收端必须能容忍该频率偏差（PCIe、USB、SATA、DDR 等标准定义了允许的 SSC，下游用 PLL 跟踪）。
  • 对实时/严格同步系统慎用：SSC 引入时基漂移，给时间戳/测量（如 PTP 1588）、音频主时钟、某些串行链路带来偏差，需确认对端支持且系统能容忍。

六、应用 ​

  • 从单一晶振合成多个非整数倍频率（SoC 核/总线/显示/音频多时钟，见 CGU）。
  • SerDes/HDMI/无线需要高分辨率频点（见 PCIe LTSSM、SerDes CDR）。
  • 降低 EMI：DDR、高速数字、电源用 SSC（见 DDR、片上信号完整性）。

七、常见的坑 ​

  1. 简单 N/N+1 切换出强小数杂散：不用 ΔΣ 整形，频谱尖刺超标。
  2. 环路带宽与 ΔΣ 噪声不配：太宽漏高频量化噪声成相噪，太窄锁定慢。
  3. PFD/电荷泵非线性：ΔΣ 抖动经非线性折叠成带内杂散，要线性化/校准。
  4. ΔΣ 序列周期太短：小数码化后序列重复，产生离散 spur；加 dither。
  5. 多位分频范围不支持：高阶调制输出 N±2 时分频器/PFD 跟不上。
  6. SSC 用在不能跟频的系统：实时时间戳/音频/部分链路被展频频率漂移破坏。
  7. 展频调制速率/幅度超标准：EMI 没降反产生带外问题或对端失锁。
  8. down/center spread 选错：上超标称频率违反规格。
  9. 参考频率与目标不可达：分频比/小数位宽算错，频率误差累积。
  10. 相位噪声预算忽略 ΔΣ 底噪：高载频近相噪被 ΔΣ 抬高。
  11. 校准/失配温度漂移：电荷泵/DCO 失配随温度变，杂散重新出现。
  12. 多时钟同时展频不同步：多个 SSC 频差产生拍频干扰。

相关与延伸 ​

PLL 基础与锁定见 全数字 PLL；噪声整形同源见 ΣΔ ADC；时钟拓扑见 SoC 时钟控制器；高速串行时钟见 SerDes CDR。

一句话总结** ​

fractional-N PLL 让多模分频器在 N 和 N+1（高阶时 N±1/N±2）之间逐拍切换、用 20~32 位小数累加器和 ΔΣ 调制器决定切换序列，使长期平均分频比可带很细的分数（步进=Fref/2^k），同时把瞬时分频的量化误差高通整形到 PLL 环路带宽以外、由环路低通滤除，从而兼得高参考频率（快锁定、低相噪）和精细步进，避免了简单脉冲吞除法产生的离散小数杂散；同一套频率调制能力还能按 30~33kHz 三角 profile 小幅扫描输出频率做展频时钟 SSC，把集中的 EMI 能量摊薄到频带——ΔΣ 阶数与环路带宽折中、PFD/电荷泵非线性导致噪声折叠、序列周期化杂散和把 SSC 误用于不能容忍频率漂移的实时系统，是四大常见坑。