TileLink 与 AXI 对照：A/B/C/D/E 通道、三级能力与 Diplomacy
更新时间：2026-09-19。选型背景见 AMBA 总线选型。本篇讲 RISC-V 生态的 TileLink，便于在 RocketChip/Chipyard 里接外设、或做 AXI↔TileLink 桥。缓存一致机理对照见 CHI/ACE。
本文要回答的问题
- TileLink 的 A/B/C/D/E 五通道分别传什么，方向如何？
- TL-UL、TL-H、TL-C 三个兼容级别能力差在哪？
- TileLink 怎么表达突发、亚字访问、原子操作和缓存一致性？
- Diplomacy / XBar 为什么能「连线即自动生成」解码与参数？
一、五通道模型
TileLink 在一对管理器（manager，≈AXI 从机/内存）与客户端（client，≈AXI 主机）间定义五组 ready/valid 通道：
| 通道 | 方向 | 作用 |
|---|---|---|
| A | client→manager | 请求：Get/Put/Arithmetic/Logical/Hint/Acquire |
| B | manager→client | 探测：对缓存副本发 Probe/请求写回 |
| C | client→manager | 响应探测：ProbeAck/ProbeAckData/Release |
| D | manager→client | 应答与数据：AccessAckData/Grant 等 |
| E | client→manager | 对 Grant 的最终确认（完成握手闭环） |
对比 AXI：A≈AR/AW+W 的合并请求，D≈R+B 的应答数据；B/C/E 是 AXI 非一致模式没有的通道，正是它们承载缓存一致性探测与授权闭环。每通道都用标准 valid/ready，但规范刻意让 ready 不形成跨通道长组合依赖，利于跑高频。
二、三级能力：UL / H / C
- TL-UL（Uncapped Lightweight）：只用 A、D 两通道，支持单拍 Get/Put（亚字访问用 mask），不带突发/一致/原子。定位约等于 AXI4-Lite，接 GPIO/UART/SPI 等配置外设最常见。
- TL-H（Hinted）：UL 基础上加 Hint（预取/流提示）与乘加/逻辑原子操作（ArithmeticData/LogicalData：MIN/MAX/ADD/AND/OR/XOR 等，在 manager 端原子执行），并用 B/C/D 支持被探测但不缓存数据的较弱一致。
- TL-C（Cached）：全功能，Acquire/Grant/Release 缓存事务 + B 通道 Probe，实现目录/探测式缓存一致性（等价 MOESI 的共享/独占/脏状态迁移），CPU 缓存、一致 DMA 走这一级。
三、和 AXI 的关键差别
| 维度 | TileLink | AXI4 |
|---|---|---|
| 通道 | A/B/C/D/E（B/C 服务一致性） | AW/W/B/AR/R |
| 突发 | a_size(每拍字节)+a_mask，多拍消息天然 burst，beat 序由 size/mask 定义 | AxLEN/AxSIZE/AxBURST（INCR/FIXED/WRAP） |
| 亚字写 | 直接用 wmask/a_mask 字节掩码，任意字节 | WSTRB |
| 原子操作 | TL-H 内建 Arithmetic/Logical message | AXI 用 exclusive/Locked（AXI4 去 Locked） |
| 一致性 | TL-C 协议内建 Probe/Release/Grant | 需 ACE/CHI 扩展 |
| 多消息排序 | source/target 标识 + 通道规则，deny/merge FIFO 提示 | ID 保序/乱序（见 ID 保序） |
| 参数协商 | Diplomacy 自动推导位宽/地址/能力 | 多在集成时手工/配置定参 |
直觉映射：做桥时 A 通道的 Get→AR、Put→AW+W，D 通道→R/B；TL-C 的 B/C 一致性消息在非一致 AXI 侧无对应物，AXI↔TL-C 桥需配合一致 DMA（经 ACE-Lite）或落到非缓存内存窗口。
四、消息与一次读的流程
一次 TL-UL 读：client 在 A 通道发 Get（带 a_address、a_size、source tag）；manager 译码、取数后在 D 通道回 AccessAckData（带 d_data、d_source 对应原请求、d_error≈AXI SLVERR）。写：A 发 PutFullData/PutPartialData+mask，D 回 AccessAck。多拍消息用连续 beat + mask，本质是天然的窄突发，不必像 AXI burst 那样给长度/类型。
TL-C 获取一行：A 发 AcquireBlock，Home/manager 必要时经 B Probe 其他 client、收 C ProbeAckData，再在 D 给请求者 GrantData，请求者最后发 E GrantAck 闭环——这一套和 CHI 的 RN/HN/snoop 思想对应。
五、Diplomacy 与 XBar：参数即连线
RocketChip 用 Diplomacy 这一参数协商框架：每个节点（client/manager/device）声明自己的地址范围、数据位宽、支持的消息/source 数、是否可缓存等；当你用 := / :=* 把节点连到 TLXbar 或 TLFragmenter/TLWidthWidget/TLToAXI4 等适配器时，框架在精化阶段自动：
- 生成地址解码与各 manager 片选；
- 按需求插入位宽转换（WidthWidget）、拍数适配（Fragmenter：把多拍大消息切成总线拍）、FIFO、ClockCrossing（异步 FIFO，见 异步 FIFO CDC）；
- 检查两边能力是否兼容（UL 设备不会被要求处理 C 通道）。
因此在 Chipyard 里加一个寄存器外设，通常是写一个 TL-UL RegMapper（自动从寄存器字段生成 Get/Put 逻辑）+ 一行 XBAR 连接，不必手写 AXI-Lite 从机 那样的五通道 FSM。
六、常见的坑
- 拿 TL-C 接 TL-UL 外设：UL 设备没有 B/C/E，必须确保 XBar/参数把它放在非一致窗口，或降级连接。
- mask 语义误解：TileLink 用字节 mask 直接表达任意亚字访问，没有「非对齐报错」的强约束，外设要按 mask 正确合并。
- source/D 响应错配：D 的 d_source 必须回贴 A 的 a_source；多在途时要按 source 建表（类似 outstanding 表项）。
- 桥丢一致性：AXI↔TileLink 直通桥只覆盖 UL/H，缓存一致内存要走 ACE/CHI 或置非缓存，别假设桥能翻译 Probe。
- ready 长组合：虽规范鼓励解耦，自定义 TileLink 模块仍可能写出跨通道 ready 依赖，导致频率上不去，必要处加寄存器切片。
相关与延伸
选型见 AMBA 总线选型；AXI 深文见 AXI4 完整协议、outstanding/ID；一致性对照见 CHI/ACE、MESI；另一种开放总线见 Wishbone。
总结
TileLink 用 A 请求、B 探测、C 响应、D 数据、E 确认五通道把访存与缓存一致性统一进一套消息，TL-UL 近似 AXI-Lite、TL-H 加原子/Hint、TL-C 内建 Probe/Release 一致性；配合 Diplomacy/XBar 可按节点声明自动生成解码、位宽/拍数适配与跨时钟，是 RISC-V RocketChip/Chipyard 生态接外设和多核一致互连的默认总线。