封装入门：QFN、BGA、WLCSP，封装不只是芯片的「壳」
更新时间：2026-09-05。本文是「集成电路大类 · 芯片设计」入门层（beginner）第二十四篇新正文。芯片引脚与 IO 讲了 die 四周的 pad 怎么连出信号，但一块光秃秃的硅片脆弱、焊盘只有几十微米，没法直接焊到电路板上。把裸片变成能贴到 PCB、能可靠工作的器件，靠的就是封装（package）。封装的电气与散热深入分析见 封装与信号完整性。
本文要回答的问题
- 芯片造出来是一片硅，为什么还要「封装」这一步？
- QFN、BGA、QFP、WLCSP 这些封装名字差在哪，怎么选？
- 封装真的只是个「壳」吗？它对性能有什么影响？
- 老听说的先进封装、Chiplet、2.5D/3D 又是什么？
一、封装要解决三件事
裸 die 又小又脆，pad 间距极小，不能直接上板。封装提供：
- 机械与环境保护：把硅片封在塑料/陶瓷里，防潮、防碰、防静电；
- 引脚扇出（fan-out）：把 die 上微米级的密集 pad，用金线键合（wire bond）或凸点（bump/flip-chip）连到封装上，再引出到间距大得多、能焊到 PCB 的引脚或焊球；
- 散热与供电通路：高功耗芯片靠封装把热量导到 PCB/散热片，并给电源/地提供低阻通路。
二、常见封装形态对照
| 封装 | 长什么样 | 引脚方式 | 典型用途 |
|---|---|---|---|
| DIP | 直插、两排粗引脚 | 插孔焊接 | 老器件、教学、面包板 |
| QFP/QFN | 方形扁平塑料 | QFP 四周鸥翼引脚；QFN 无外伸引脚、底部金属焊盘散热好 | MCU、中小引脚数芯片 |
| BGA | 底部整片焊球阵列 | 数百~上千个球，引脚密度高、电气/散热好 | 高性能 SoC、CPU、FPGA、手机 AP |
| WLCSP | 晶圆级封装，成品和 die 几乎一样大 | 底部小球/凸点，尺寸极小 | 手机里空间极敏感的 PMIC、传感器、小芯片 |
| SiP/模块 | 多颗 die + 无源器件封进一个模块 | 系统级 | 射频前端、手表/耳机模组 |
直觉：引脚少、要手工焊 → QFP/QFN；引脚成百上千、要高性能 → BGA（焊球铺在整个底面，比四周引线密度高得多、连线更短）；要极致小 → WLCSP。
三、封装不是被动的「壳」
封装深刻影响性能，不只是保护：
- 电气：键合金线/引脚有寄生电感和电容，高速信号会因此劣化（信号完整性 SI、电源完整性 PI），所以高速芯片多用倒装焊（flip-chip）——die 翻面用短凸点直接连基板，比长金线寄生小得多（见 封装与信号完整性、高速 PHY）；
- 散热：功耗大的芯片靠封装底部裸露焊盘/金属盖把热量导出去，封装热阻决定能跑多猛（见 芯片功耗从哪来）；
- 尺寸与成本：封装越小越贵，引脚越多越贵，直接影响 BOM（见 一颗芯片的成本账）。
四、先进封装：延续摩尔的另一条路
当晶体管越来越难缩（见 摩尔定律与工艺节点），行业转而在「封装里做集成」：
- Chiplet（小芯粒）：把一颗大 SoC 拆成几个小 die，各自用最合适的工艺制造，再在封装里拼起来，提升良率、降低成本（见 良率）；
- 2.5D / 3D 封装：多个 die 通过硅中介层（interposer）或垂直堆叠（TSV 硅通孔）紧密封装，互连线极短、带宽极高（如高带宽内存 HBM 堆叠在 AI 加速器旁，见 AI 加速器入门）。
先进封装已成为和制程进步并列的性能提升路径。
五、这一篇在知识体系里的位置
- 想看封装里 die 的 pad 怎么来 → 芯片引脚与 IO；
- 想深入封装的寄生电感、SI/PI、散热 → 封装与信号完整性；
- 想看封测在产业链里的位置 → 产业链分工；
- 想知道封装/测试怎么计入成本、良率为何重要 → 一颗芯片的成本账、良率。
总结
一句话总结：裸 die 脆弱、焊盘仅微米级无法直接焊板，封装负责把它保护起来、把密集 pad 用金线键合或倒装凸点扇出到可焊接的引脚/焊球，并提供散热与供电通路；常见形态按引脚密度和尺寸选择——引脚少可手焊用 QFP/QFN（QFN 底部焊盘散热好），高性能成百上千引脚的 SoC/FPGA/CPU 用底部整片焊球、连线短密度高的 BGA，空间极致敏感的手机小芯片用与 die 几乎等大的 WLCSP，多 die 集成用 SiP；封装绝非被动外壳——它的寄生电感电容影响高速信号完整性、热阻决定能跑多猛、尺寸引脚直接影响成本，因此高速芯片用倒装短凸点替代长金线；而当制程缩微趋缓，先进封装（Chiplet 拆芯提良率、2.5D 硅中介层、3D/TSV 垂直堆叠如 HBM）成为在封装内继续提升集成度与带宽、延续摩尔红利的关键路径。