寄生参数与 RC 提取：先进节点为什么互连延迟主导
更新时间：2026-09-24。上一篇 FinFET 与 GAA：先进器件结构对设计的影响 讲的是晶体管本身；这一篇把视线移到晶体管之间——在 BEOL 铜互连与低 K 介质 那一层层金属线上，真正决定芯片能跑多快的，越来越多是导线而不是门。寄生参数 RC 提取（RC extraction）就是把「版图几何」翻译成「电阻电容网络」的那一步，它的产物 SPEF 喂给静态时序分析，直接决定签核结论可不可信。
本文要回答的问题
- 为什么工艺越先进，门延迟在下降，互连延迟反而成了时序的大头？
- 一根金属线上的寄生到底有哪些：电阻、对地电容、耦合电容各自由什么几何和材料决定？
- 提取引擎怎样从 GDS/OASIS 版图算出 RC 网络？场求解器（field solver）和基于规则（rule-based）的提取差在哪，什么时候用哪个？
- RC corner 为什么独立于器件角？Cbest、Cworst、typical 以及 Rmax/Rmin 是怎么组合进 MMMC 签核的？
- SPEF 是什么，STA 怎样反标（back-annotate）这些寄生？布局布线还没走完时，早期延迟估算靠什么？
一、互连为什么会「反客为主」：RC 延迟不跟着门一起缩小
先看一根导线的延迟。把一段金属线等效成分布的 R 和 C，用 Elmore 模型粗估，线延迟 τ ≈ 0.5·R·C（对分布式 RC 是 0.5，对集总 RC 是 1，量级一致）。关键在缩放行为：导线电阻 R = ρ·L/(W·T)，当工艺节点缩到 1/k，线长 L 大约也缩短，但线宽 W 和金属厚度 T 同样按比例缩小，于是单位长度电阻不降反升；单位长度电容 C' ≈ ε·（一些由宽、厚、间距决定的几何因子），因为宽和间距一起缩，单位长度电容基本保持不变。两者一乘，单位长度的 RC 积并没有随工艺改善。
门那边却是另一番景象：沟道长度缩短、栅电容减小、电源电压虽然也降但驱动电流在提升，门延迟一代代往下走。一个在缩小、一个原地踏步甚至恶化，结果就是著名的交叉：在 0.25μm、0.18μm 时代，一条路径上九成延迟在门里，导线只是「连接」；到 28nm 前后两者平分秋色；进入 16/14nm 以下的 FinFET 时代，长线（global wire、高层金属上跨几个毫米的总线与时钟）上互连延迟可以占到路径延迟的六七成甚至更多。这还没算一个新麻烦：低层金属（local wire，M1/M2）的线宽缩得最狠，电阻涨得最凶，标准单元内部和单元之间的短距离互连也开始显著吃延迟。
这张图要表达的不是精确数字（各家工艺、各层金属差异极大），而是趋势的方向：工艺节点从左往右走，蓝色（门）让位于橙色（互连）。工程上的推论很硬——在先进节点，门延迟算得再精，如果互连 RC 是估的，整个时序结论就是空中楼阁；这正是寄生参数 RC 提取从过去一个「辅助步骤」升级为签核一级环节的原因。顺带一提，互连变差还逼着工艺在高层金属上做「反向操作」：高层金属不但不缩薄，反而刻意做厚（厚度可达线宽的 1.5~2 倍）来压电阻，所以 BEOL 通常有十几层甚至二十层金属，上下层的几何和用途完全不同。
还有一个缩放规律值得记住：纯 RC 互连的延迟与线长是平方关系。把一根长 L 的线看成 n 段，Elmore 延迟 τ = 0.5·R'·C'·L²，其中 R'、C' 是单位长度参数。线长翻倍，延迟变四倍——这和平直的门延迟完全不同，也是「长线不能硬拉」的数学根据。经典对策是插中继器（repeater）：把一根长线切成 k 段，每段后插一个反相器驱动下一段，互连延迟从 L² 降为近似线性 L·k 的形式，代价是面积和动态功耗。在先进节点，大芯片里 20%~30% 的门可能都是为打断长线而存在的缓冲器，而缓冲器插在哪里、驱动尺寸多大，输入正是带寄生的延迟计算结果。连「用哪层金属」也是延迟决策：短连线走低层薄金属（省布线资源），长走线跳到高层厚金属（省电阻），跳一次层要付两个 via 的电阻——这些权衡最终都要在提取后的 RC 网络上用数字说话。
二、寄生从哪来：电阻、对地电容、耦合电容三件套
把显微镜对准两根并排走在同一层、下面还有一层金属的铜导线，寄生参数可以干净地分成三类。
| 寄生 | 物理来源 | 决定因素 | 先进节点的变化 |
|---|---|---|---|
| 线电阻 Rwire | 铜（或钨）的欧姆电阻 | 电阻率 ρ、线长 L、线宽 W、金属厚度 T | W/T 缩小，单位长度电阻持续上升 |
| 通孔电阻 Rvia | 层与层之间 via 中阻挡层占去导电面积 | via 尺寸、阻挡层（TaN 等）厚度、接触电阻 | via 越小，阻挡层「吃」掉的比例越大，单孔电阻显著上升 |
| 对地电容 Cg | 导线对上/下层金属及衬底的电场 | 介质介电常数 k、重叠面积、层间介质厚度 | 低 k 材料压低一部分，但几何缩小抵消大半 |
| 耦合电容 Cc | 同层相邻导线侧壁之间的边缘电场 | 线间距 S、侧壁高度、邻线长度 | 线距缩小、侧壁变高，Cc 占总电容比例可超一半 |
电阻侧有两个值得单独说的点。其一是 via：老工艺里一个 via 的电阻只有几欧姆，常被忽略；先进节点单孔 via 电阻可达十几到几十欧姆，而一条换层频繁的路径上可能串联十几个 via，via 电阻总和与线电阻相当。所以物理设计里「关键信号尽量少换层、必要时双 via 并联」不是教条，是拿电阻表算出来的。其二是铜的尺寸效应：当线宽逼近电子平均自由程（铜约 40nm），电子在侧壁和晶界上的散射显著增加，细线上的实际电阻率比块状铜高 30%~100%，这部分由工艺模型（电阻率随线宽变化的表）承载，提取时不能用块状常数一把套。
电容侧的主角是耦合电容。导线对下层的「平板电容」随面积缩小，但侧壁对侧壁的边缘电容（fringe / lateral capacitance）随间距缩小而快速增大。在密集布线中，一条线总电容的一半甚至三分之二是对左右邻居的 Cc，而不是对地的 Cg。这件事的后果有两层：一是总电容影响自身延迟，二是 Cc 是一条双向的电场通道，邻居翻转时会通过它向本线注入电荷——这就是串扰（crosstalk），在第六节展开。介质材料也参与博弈：BEOL 用 low-k / ultra-low-k 介质（k 从 SiO2 的 3.9 降到 2.5 上下）就是为了压电容，但低 k 材料机械强度差、易在 CMP 和封装中受损，介电常数与可靠性之间要折中。
电容还有一个容易被几何表格掩盖的特点：它是「全场」量，不看紧邻的一两根线。一条线的电场可以跨过邻居、到达隔一根甚至隔两根的导线，也可以斜着穿到斜上方另一层的金属。规则模型为了在速度上可行，通常把邻居按距离分档：紧邻的侧壁电容完整计入，隔一根的计入一个小系数，更远的归入对地项或直接忽略；而在场求解器的标定过程中，这些跨线、跨层电场都被积分进系数表，所以同一个「单位长度电容」数字背后其实包含了多根导线的联合贡献。这也解释了为什么提取结果与版图上下文有关：同一段线，在开阔处和在密集总线中间，单位长度电容可以差出 30% 以上，孤立地按「线宽查电容」会系统性出错。另外，电容随开关情况还会表现出非线性的 Miller 效应，这在第六节讨论。
三、版图几何怎样变成 RC 网络：提取引擎内部在干什么
寄生参数 RC 提取的输入是两样东西：物理版图（GDSII/OASIS，每一个多边形的坐标、所在层次）和工艺文件（foundry 提供的 ITF/ict 之类，描述每层金属的厚度、电阻率、介质叠层、介质常数、via 结构）。输出是一个带寄生的电路网表，最常见的格式就是 SPEF。引擎内部大致分三步。
按图走：引擎先把三维版图「拍」成剖面结构，把每根线沿走向切成小段（段内几何均匀），登记每一段的宽、厚、长度、上下重叠了谁、左右挨着谁、两端接了哪些 via；然后逐段算电阻（ρL/WT 加上尺寸效应修正）、逐段算它对地和对邻居的电容；最后把成千上万的小段 RC 拼成网络，并做网络化简（reduction）——原始提取结果可能是每几纳米一个 RC 节，全芯片无法直接仿真，reduce 用矩匹配（如 AWE/PRIMA 一类方法）把内部节点消掉，同时保证端口上的延迟特性近似不变。注意一个原则性约束：用于 SI 分析的视图必须保留耦合电容，把 Cc 全部折成对地电容（这是某些简化视图的做法）会让串扰分析直接失效，所以 SPEF 通常分 coupled 与 reduced（grounded）两种视图交付。
计算电容有两条技术路线，差别值得讲透。
| 对比项 | 规则模型 rule-based（2.5D） | 场求解器 field solver（3D） |
|---|---|---|
| 做法 | 离线用大量仿真标定出「宽度、间距、上方重叠宽度 → 单位长度电容」的查找表/公式，在线查算 | 直接对三维几何剖分网格，数值求解麦克斯韦方程（边界元/有限元） |
| 精度 | 对规则的曼哈顿布线很高（误差几个百分点内） | 黄金标准，能处理异形、密集 via 阵列、倾斜结构 |
| 速度 | 快，全芯片可接受 | 慢一到三个数量级 |
| 用途 | 签核主力，覆盖 99% 以上的网络 | 工艺开发期标定规则表；签核时只跑少数关键/异形网络（模拟 IP、高速接口） |
所谓 2.5D，是指利用片上布线「同一层内等高、截面沿走向不变」的特点，把三维问题降成「截面二维电场 + 沿走向积分」，精度损失很小而速度收益巨大。真正的全 3D 场求解在数字签核里不会全芯片跑——一个几十平方毫米的设计跑不动。实际工艺文件里的那些电容系数表，本身就是 foundry 用场求解器在测试结构（test key）上标定、再用硅片测量校准过的，rule-based 提取等于在场求解器的「预计算结果」。
大芯片通常还做层次化提取，这和精度选择正交。一颗 SoC 里有几百个模块，如果每次都把顶层和所有模块拍平重算，运行时和磁盘都扛不住。做法是模块级单独提取、在边界引脚处保留端口模型，顶层只提取模块间的连线；时序上则有「白盒（看模块内部完整 SPEF）」和「黑盒（只给端口时序模型）」两种用法，关键模块看白盒、其余看黑盒。层次化带来的新问题是上下文：同一模块在顶层不同位置，周围邻居不同、寄生略有差异，foundry 的工艺包要么保证模块提取可复用（用包络假设），要么要求按实例重提取。无论哪种，签核团队都要核对「提取用的网表层次」与「STA 展开的层次」一致，否则会出现模块内部网络在顶层视图里悬空或重复计数的诡异报告。
四、RC corner：寄生参数有自己独立的工艺角
做时序的人熟悉器件角：TT、SS、FF。但寄生参数 RC 提取有一套独立于晶体管的工艺角，因为金属和介质的工艺波动与晶体管沟道不是同一批工序、不共享同方向的偏差。金属刻蚀偏一点，线宽和厚度就变；CMP 磨蚀不均，厚度和介质厚度都漂；介质沉积的密度波动改变实际介电常数。这些波动被归并成几组极端 corner：
| RC corner | 几何/材料假设 | 对时序的效果 |
|---|---|---|
| Cbest（Cmin） | 金属偏薄偏窄、介质偏厚、k 偏低 | 电容最小，延迟最小 |
| Cworst（Cmax） | 金属偏厚偏宽、介质偏薄、k 偏高 | 电容最大，延迟最大，耦合也最强 |
| typical（Ctyp） | 标称几何 | 典型分析 |
| Rmax / Rmin | 线宽薄/厚、电阻率高/低、via 接触电阻大/小 | 极端电阻，与电容角可独立组合 |
| RCbest / RCworst | R 与 C 同方向的组合极端 | 实际签核常用的包络角 |
为什么 C 和 R 要分开给？因为它们的极端工况并不总重合：金属刻蚀变窄会让电阻变大，却让侧壁电容变小；CMP 过度减薄金属会同时压低 R 相关的截面积和电容。foundry 通常给出若干经过硅数据验证的组合角（如 typical、Cbest、Cworst、RCbest、RCworst），而不是让设计者自由排列组合。签核时这些 RC 角还要和器件角、温度、电压交叉成 MMMC（Multi-Mode Multi-Cone），具体方法在 MMMC 与先进 STA 里展开；这里记住结论：只跑 SS 器件角 + typical RC 等于没签核，setup 的最坏点常落在 SS + Cworst/RCworst + 高温或低温（金属电阻随温度升高而增大，低温对 hold 和某些场景反而更坏，要按工艺表确认）。
温度是个容易想当然的变量。对器件，低温通常更快；但金属电阻有正温度系数，铜线从 -40°C 到 125°C 电阻变化约百分之几十。所以「高温」对门是快、对长互连是慢，两条曲线在先进节点上会打架，路径最坏温度点不能凭直觉指定，这也是 signoff corner 列表里同时出现高温和低温角的原因。另外金属厚度的系统性偏差还可能是「层相关」的：CMP 在图形密度高和低的区域磨蚀速率不同（金属密度效应），签核用全局 corner 包络，更精细的分析则把这种全片性、空间相关的偏差用统计方式处理。
顺着统计这条线再多说一句，因为它和下一篇直接衔接。传统 corner 的做法是「所有参数同时取最坏值」，本质上假设一颗芯片上整根线、整层金属都处在极端几何——这在概率上过于悲观（总电容被高估），在空间相关的系统性偏差面前又可能不够悲观（真实硅片上某片区域可以整体偏薄）。先进工艺因此给寄生也引入统计模型：把电阻、电容的均值、方差和空间相关长度写进工艺文件，配合统计 STA 求延迟分布，而不是只给离散 corner。对签核流程而言，这意味着提取产物除了逐 corner 的 SPEF，还要提供供统计分析使用的参数化寄生视图；对设计而言，则意味着「刚好卡在 corner 上收敛」的路径在统计口径下未必有足够良率。具体的统计时序方法在下一篇 OCV/AOCV/POCV 展开，这里只需建立印象：RC corner 正在从「离散极端」向「分布加相关」演进。
五、SPEF 交付与 STA 反标：寄生数据怎样进入时序判决
提取的产物 SPEF（Standard Parasitic Exchange Format）是一份文本网表：每个网络被描述成一棵/一张由内部节点串起来的 R、C 表，电阻带阻值、电容带容值，耦合电容以两条网络的内部节点成对出现；文件头声明所用的工艺、corner、命名映射（conf 或 name map，把内部编号映射回层次化名）。规模上，一颗先进节点大芯片的 SPEF 可以到几十 GB，常按层次分区（per-block / per-corner）产生和压缩。
按图走：布局布线完成后，按签核矩阵逐 corner 提取 SPEF；STA 工具同时读标准单元库（Liberty，门的延迟与功耗模型，见 标准单元库与 Liberty）和 SPEF，把每个引脚到引脚之间的互连延迟从「线载估算」替换成「RC 网络实际传播延迟」，这个动作就叫反标。反标后算出的路径延迟、信号转换时间（transition）才用于 setup/hold 判决，报告怎么读可参考 STA 报告阅读。同一份 coupled SPEF 还要给 SI（信号完整性）工具，后者结合邻线的实际翻转时刻，算出串扰造成的延迟增量（crosstalk delta delay）并回填进 STA——先进节点的签核 STA 不是跑一次，而是 STA 与 SI 迭代到收敛，细节在 串扰与 SI 签核。工程上还有几个交付要点：SPEF 与网表、SDC 的版本必须严格对齐（一次 ECO 后忘重提取，时序结论就是假的）；多电压域设计中不同域的 corner 要分别提取；如果做层次化签核，顶层与模块的 SPEF 要在边界上对得上。
可以看一眼 SPEF 的内部长相，帮助理解后面所有工具的行为。文件里每个网络先给总电容（*D_NET 段），然后是内部节点表（*CONN 列出真实引脚，*CAP 列出每个内部节点挂的对地电容），再是电阻表（*RES：两端节点与阻值）；耦合电容不写在本网络段内，而是成对出现的 *CAP 条目，两端分属两个网络。STA 拿到这份拓扑后并不逐节点做电路仿真（那是 SPICE 的活），而是用门延迟模型配合互连 RC 的矩（有效电容、Elmore/Arnoldi 降阶结果）求传播延迟和输出转换时间，因此 SPEF 内部节点被消掉多少、保留几阶矩，会直接影响 STA 与 SI 的精度——这也是为什么签核用 SPEF 和给仿真器看的 SPICE 子网表是两种产物，不能互换。超大设计还会用压缩 SPEF（二进制或分卷）节省 I/O，签核机器的内存与文件系统带宽在先进节点常常和 CPU 一样成为瓶颈。
六、耦合电容与邻线开关：串扰为什么必须单独分析
回到第二节埋的线。耦合电容 Cc 在静态时序里的处理已经不简单：传统做法把 Cc 按一个折中系数（Miller 因子）折算成对地电容——邻线不动时等效 1 倍 Cc，反向翻转时最坏等效 2 倍，同向翻转时等效 0 倍。但真实情况是邻线是否在同一时刻翻转、翻转方向如何，决定了本线实际「看到」的电容，进而决定延迟。因此先进节点的签核不再用固定系数，而是做基于窗口的分析：工具算出每条网络可能翻转的时间窗，两线窗口重叠且通过 Cc 相连，才计入串扰延迟增量；窗口不重叠则不贡献。
串扰有两种失效形态，要分开看。
| 形态 | 机理 | 后果 |
|---|---|---|
| 延迟增量（delay） | 相邻 aggressor 与 victim 同时反向翻转，Cc 等效放大 | setup/hold 违例，且只在 SI 分析中出现 |
| 毛刺（glitch） | victim 本应稳定，一个或多个 aggressor 同时翻转注入电荷 | 可能被时钟沿采进触发器，造成功能性错误 |
缓解手段贯穿设计全程：物理上加大关键线间距（spacing）、加屏蔽线（shielding，两侧布地线）、让同向信号相邻、减少长距离平行走线；时序上通过缓冲打断长线、错开邻线翻转窗口；签核阶段靠 SI 串扰毛刺与噪声 的完整流程兜底。一个反直觉的经验是：低 k 介质和缩小线距在先进节点同时发生，Cc 占比反而在上升，所以节点越先进，SI 不是可选项而是标配。
还有一类寄生来自制造辅助图形：dummy metal（金属 dummy 填充）。为了让 CMP 均匀磨蚀，foundry 要求每层金属的局部图形密度落在一定区间，密度不足的区域要自动填入不接任何信号的悬浮金属小块。这些 dummy 块不连任何网络，却是实实在在的导电几何，会增大邻近信号线的对地电容（悬浮金属通过两侧电容耦合到地），在先进节点可让总电容上浮几个百分点。因此签核提取必须在 dummy fill 插入之后重跑，或者使用带 dummy 统计模型的工艺包；有些流程还允许把关键区域标为 dummy keep-out，用密度规则换电容。判断串扰或延迟异常时，别忘了版图里那些看不见信号名的小方块。
七、版图还没走完时：早期 RC 估算与分级精度
签核提取发生在布线完成之后，但那时如果才发现时序问题，改起来代价极大。所以寄生参数 RC 提取在流程中是分阶段、分精度反复进行的，每一步用当下能拿到的最好信息。
| 阶段 | 可用信息 | RC 估算方式 | 用途 |
|---|---|---|---|
| 综合 | 只有门级网表和扇出 | 线载模型（wireload）：按扇出查表估线长再算 RC | 粗估，先进节点偏差大 |
| 布局后 | 单元位置确定，线尚未布 | 虚拟布线（global route 预估）/ Manhattan 斯泰勒线长 + 层分配假设 | 较好的相关性，可驱动物理综合 |
| 全局布线后 | 每根线走哪条 gcell 通道已定 | 基于全局布线拓扑的提取（GRC extraction） | 时序优化主力，精度接近最终 |
| 详细布线后 | 真实几何、via、邻线 | 全精度 rule-based 提取 SPEF | signoff |
线载模型是老手艺：Foundry 在库中提供「扇出 N → 预估线长 → 对应 R/C」的统计表，综合时无版图可用只能靠它。但在深亚微米，线长与扇出的相关性越来越弱（布局拥塞才是决定因素），wireload 会严重乐观或悲观，所以先进流程强调「物理综合」——让布局与综合同时进行，尽早拿到基于位置的线长。
早期估算还有一条质量线叫「相关性（correlation）」：前期视图算出来的路径延迟，与最终签核 SPEF 算出来的结果差距有多大、偏差方向是否稳定。成熟团队会用历史项目标定早期模型（比如给全局布线前提取的线长统一乘一个拥塞系数），让布局阶段就能预测「这条线最终大概率走哪层、绕多远」。相关性比单点精度更重要——早期模型宁可整体偏保守 10%，也不能时准时不准，因为优化工具一旦不信任估算，要么过度插缓冲浪费面积，要么漏掉真正的违例。实践中还会在关键里程碑做「提取对比」：把全局布线后的 GRC 提取与详细布线后的签核 SPEF 对同一批路径逐项比延迟、比总电容，若某类网络（如跨高密度宏单元的线）偏差超阈值，就回头修早期层分配和绕线预估，而不是等到最后阶段硬改版图。工程节奏通常是：布局后用快速提取（几分钟到几十分钟一轮）驱动布局调整、缓冲插入和尺寸优化；全局布线后用更精确的提取做一轮时序收敛；详细布线后先跑增量提取（只看受 ECO 影响的网络）做迭代，最终全芯片提取跑签核。精度分级还有空间维度：时钟树、关键路径、模拟与高速接口用更高提取档位甚至 3D 场求解复核，普通网络用标准档位——全芯片最高精度在运行时上不可行，全芯片低精度又守不住关键网络，分级是唯一现实解。
八、工程实践中的常见坑
把前述内容压成一份可对照的清单，这些坑在项目复盘里反复出现。
- 只看器件角、忽视 RC corner：SS + typical RC 过了不代表签过，Cworst/RCworst 下可能成片违例；低温 hold、高温长线这两个组合尤其容易漏。
- SI 用了 grounded 视图：reduced SPEF 里 Cc 被折成对地电容，串扰延迟和毛刺全部漏报；签核必须用 coupled 视图并跑 STA/SI 迭代收敛。
- ECO 后 SPEF 没更新：网表改了、提取还是旧的，时序报告虚假收敛；每个版本的网表、约束、SPEF 要一起冻结、一起回归。
- 低估 via 与尺寸效应：关键信号频繁换层、用块状铜电阻率算细线，延迟被系统性低估；双 via、少换层、用工艺文件中的线宽相关电阻率是正解。
- 早期只信 wireload：综合时一片绿、布线后红一大片；尽早进入物理综合与全局布线后提取，把乐观偏差暴露在改得动的阶段。
- 追求全芯片最高精度：3D 场求解全芯片在时间和算力上不可行，结果是流程跑不完、签核被拖延；按网络关键性分级才是工程正解。
- 把签核寄生和功耗/IR drop 的提取混为一谈：它们共享几何但视图与精度需求不同，电源网络提取服务于 功耗签核与 IR drop/EM，不要拿同一套 SPEF 互相替代。
- 忘记 dummy fill 后重提取：插入的悬浮金属块会让对地电容上浮几个百分点，用填充前的版图签核会留下系统性的乐观偏差，时序报告看似收敛、上片后却出现零星违例。
这一篇在知识体系里的位置
- 想看晶体管本身在先进节点怎样演进（FinFET、GAA 与器件角的由来）→ 上一篇 FinFET 与 GAA：先进器件结构对设计的影响；
- 想看金属线和低 k 介质是怎么造出来的 → BEOL 铜互连与低 K 介质；
- 想补 STA 的基本概念和报告读法 → 静态时序分析入门 与 STA 报告阅读；
- 想看 RC corner、器件角、温度电压怎样组成完整签核矩阵 → MMMC 与先进 STA；
- 想看片上工艺偏差的统计建模与延迟 derating → 下一篇 OCV/AOCV/POCV；
- 想看耦合电容引发的串扰延迟与毛刺怎样签核 → 串扰与 SI 签核；
- 想看早期估算所依赖的物理设计流程 → 布局布线入门 与 全局布线与 DFM。
总结
寄生参数 RC 提取把版图几何翻译成电阻、对地电容和耦合电容组成的网络：由于线宽缩小使单位长度电阻上升而门延迟持续下降，先进节点互连延迟反超门延迟、长线可达六七成；提取引擎用「场求解器离线标定、rule-based（2.5D）在线查算」的方式逐段求 R/C 并网络化简，按 Cbest/Cworst/RCworst 等独立 RC corner 与器件角、温度组合成 MMMC，以 coupled SPEF 交付，STA 反标后做时序判决、SI 工具借保留的耦合电容完成串扰延迟与毛刺分析；流程上从综合期的线载模型、布局后的虚拟布线估算、全局布线后的分级提取一路收敛到详细布线后的全精度签核——SPEF 的版本对齐、corner 覆盖与精度分级，直接决定先进节点时序签核的可信度。