FPGA 原型验证专题 25：真实激励驱动的 ASIC 签核消费——RTL 层次活动数据如何喂给功耗/时序分析及其边界
更新时间：2026-09-12。本文是「ASIC FPGA 原型验证系统」专题 06~25收官册，对应阶段 7（ASIC 后端分析，归属 ASIC 设计团队）。回映产物见 23 Gate→RTL 数据回映 查表/聚合/SAIF，相对活动分析见 24 活动覆盖率与性能调试闭环 热点/瓶颈/回放。
这一篇在链路里的位置
阶段 7 数据回到 ASIC 域：输入是"映射后的 RTL 层次数据 + ASIC 门级网表 + ASIC 工艺库 .lib"，输出模块级/全芯片功耗、时序等报告。必须钉死边界——FPGA 上跑出的是"等效逻辑在真实激励下的活动"，真正的签核结论必须用 ASIC 网表和 ASIC 工艺库得出。
本文要回答的问题
- 回映出的 SAIF/层次活动数据如何进入 ASIC 功耗流程（综合后/网表级反标、power compiler 类工具）？
- 动态功耗公式里哪些量来自原型活动、哪些必须来自 ASIC 库（电容、电压、单元功耗）？
- 为什么 FPGA 的绝对功耗、工作频率、延迟完全不能代表 ASIC，原型只贡献"活动率/场景"？
- 活动数据的代表性：长软件场景 vs 定向向量，如何按业务场景加权得到典型/最坏功耗？
- 未采集/被优化/复位区的活动如何填充（默认翻转率、传播、标注缺失）？
- 除功耗外，活动数据还能支持哪些早期分析（热点/IR 粗估、性能、时钟门控有效性）？
- 如何与仿真向量（零延迟、可控）互补、与硅后实测（DPA/硅上量测）校准闭环？
- 一条"原型活动 → ASIC 功耗结论"的可追溯证据链应当包含什么？
一、阶段 7 定位：从 FPGA 域回到 ASIC 域
阶段 7 是整条链路的消费端，而且换了主人：前六步的产出方是原型团队，这一步的责任方是 ASIC 设计/后端团队。原型团队的产品在 23 Gate→RTL 数据回映 查表/聚合/SAIF 完成时就已交付——一箱 RTL 层次的活动数据；把这箱数据变成能进流片评审的功耗/电源完整性结论，是 ASIC 流程的事。两个团队在此是「供应商—客户」关系：交接物必须带版本、带覆盖率、带置信度，丢一个 SAIF 到共享盘不算交付。
输入三件套：
- 活动：67 产出的 RTL 层次 SAIF（T0/T1/翻转计数，实例-引脚作用域），附场景说明、采集窗口、build_id；
- 网表：ASIC 自己的综合后网表（模块级功耗）或布局布线后网表 / DEF+SPEF（高精度与 IR）——注意这是 ASIC 门级网表，与 FPGA 的 LUT/FF 网表毫无关系；
- 库与电源意图：目标工艺
.lib（单元内部功耗表、引脚电容、漏电表，多角多温）、UPF/CPF 电源域描述、工作电压与时钟计划。
工具形态做厂商无关描述：功耗计算工具读网表+库、反标 SAIF，按场景算动态/静态功耗（PrimePower / Power Compiler 类流程）；带寄生与延迟时可做时序感知功耗（含 glitch）；电源完整性工具（Voltus / RedHawk 类）再把实例功耗拍进 floorplan 网格算 IR-drop 与电迁移。产出包括：模块级/全芯片动态功耗、分场景功耗、时钟门控有效性、功耗热点排序、早期 IR 热图与瞬态电流曲线。
与 24 活动覆盖率与性能调试闭环 热点/瓶颈/回放 的边界一句话：68 用活动数据做相对分析（谁热、谁死、谁慢），69 用 ASIC 库把活动率算成绝对的瓦、安培、电压裕量。
二、数据接入：反标、层次对齐与时间归一
SAIF 进 ASIC 流程不是「load 一下」那么简单，中间隔着一层新映射。
两层映射串行，不要混淆：17 info_table 映射表 GateID↔RTLID/回溯/版本/23 Gate→RTL 数据回映 查表/聚合/SAIF 完成的是 FPGA Gate → RTL 的回映；ASIC 综合器综合同一份 RTL 时又产生一份 RTL → ASIC gate 映射。原型 SAIF 以 RTL 层次实例名/引脚名为作用域交付，功耗工具反标时再借 ASIC 综合保留的名字（保留层次、name mapping 类设置）落到 ASIC 门级。整条链条是：FPGA Gate →（67）→ RTL 实例/引脚 →（ASIC 工具）→ ASIC gate。任一层名字对不上，该引脚就落入「未反标」。
操作要点：
- 反标与作用域：
read_saif -input ... -scope tb.dut.u_sub类用法把 SAIF 绑到对应 RTL 实例层级；多场景 SAIF 分别反标到各自 scope，再由工具合并； - 时间归一：SAIF 记录 T0/T1 占比与窗口内翻转次数，本质是概率量，折算活动率时分母必须用 ASIC 目标时钟周期，绝不能把 FPGA 上 TDM 降频后的周期数带入（TDM 解聚合已在 23 Gate→RTL 数据回映 查表/聚合/SAIF 完成，签核侧只接受折算后的设计周期活动）；
- 未知活动两级处理：先让工具沿已知驱动端传播（propagate），传播不到再落默认值——默认值是下策且必须显式标注（第五节细讲）；
- 版本门禁：SAIF 头的 build_id、info_table 版本、RTL commit 与 ASIC 侧网表的 RTL 基线先比对，不一致直接 fail-fast。这与 17 info_table 映射表 GateID↔RTLID/回溯/版本/20 比特流烧录与四方版本一致 manifest/门禁/23 Gate→RTL 数据回映 查表/聚合/SAIF 的错版静默错配主线同构：活动数据错版比没有数据更危险，它会产出一份看起来精确实则张冠李戴的功耗报告。
三、功耗从哪来：P=αCV²f 里只有一个量来自原型
动态开关功耗 P_switch = ½·α·C·V²·f，加上单元内部功耗（短路电流+内部电容充放电，库表给出）与漏电（随工艺/电压/温度，几乎与活动无关）。把每一项的数据来源钉死，是本篇最重要的一张表：
| 量 | 含义 | 来源 | 原型提供？ |
|---|---|---|---|
| α 活动因子 | 信号每周期翻转统计 | 原型 SAIF（67） | ✅ 唯一且核心的贡献 |
| C 电容 | 引脚电容+布线寄生 | ASIC 网表/DEF/SPEF + .lib | ❌ FPGA 布线无意义 |
| V 电压 | 各域工作电压 | ASIC 电源意图/UPF、工艺角 | ❌ |
| f 频率 | ASIC 目标时钟 | ASIC 时序预算 | ❌ FPGA 频率是 F_fpga/R |
| 内部功耗/漏电 | 单元级查表 | .lib 多角多温 | ❌ |
| 时钟树 | CTS 后真实树 | ASIC PR 网表 | ❌ 原型无此结构 |
| glitch 毛刺 | 延迟竞争的额外翻转 | 时序感知门级仿真 | ❌ 探针与 SAIF 都抓不到 |
几个高价值但易错的细分：
- 时钟门控使能（ICG enable）：时钟树本身由 ASIC 网表传播计算，但「门控何时打开」来自 enable 的真实活动。原型跑几小时真实软件给出的 enable 占空比是仿真定向向量给不了的——这是原型数据对低功耗签核最硬的贡献；
- SRAM/硬宏：宏内部不可见，功耗靠 memory 模型 + 端口活动（CS/WE/OE、地址/数据翻转）驱动；原型迁移的是端口活动，内部全部是库模型；
- glitch 纪律：原型 SAIF 没有毛刺（23 Gate→RTL 数据回映 查表/聚合/SAIF），组合网络毛刺功耗只能由门级时序仿真补，零延迟结果要标注「不含 glitch」，乘法器/加法器密集的数据通路这项偏差可能不小；
- 常量/被优化逻辑：17 info_table 映射表 GateID↔RTLID/回溯/版本 里标 constant/eliminated 的关系按 UNOBSERVABLE 交接，ASIC 侧这些引脚由自身网表的实际常量与结构决定，不接受原型填值。
四、能迁移什么、不能迁移什么
一句话边界：原型迁移的是「概率」（活动率、占空比、场景分布），不迁移任何「物理量」（瓦、安培、纳秒）。
| 维度 | 可否迁移 | 原因 |
|---|---|---|
| 翻转率/活动概率 | ✅ | 是逻辑行为统计，与器件物理无关（前提是设计语义一致） |
| ICG enable 占空比 | ✅ | 真实软件时序行为，原型独有价值 |
| 总线/端口活动模式 | ✅ | 业务相关性强 |
| 场景时间占比（忙/闲/突发） | ✅ | 软件决定，与硅无关 |
| 绝对功耗（W） | ❌ | C/V/库都不同；FPGA LUT/BRAM 结构与标准单元完全不同 |
| 路径延迟/工作频率 | ❌ | FPGA 跑的是 F_fpga/R，且布线/单元延迟模型不同 |
| IR-drop/电压响应 | ❌ | PDN、封装、电流密度完全不同 |
| 漏电/温度特性 | ❌ | 不同工艺、不同器件 |
| glitch 功耗 | ❌ | 探针与统计 SAIF 不含，且依赖 ASIC 延迟 |
两个结构性坑必须单独提示：
- TDM 残留：多片原型的 TDM wrapper（12 多 FPGA 分区算法 割集/容量/图划分、19 原型频率与时序收敛 TDM 降频/关键路径）会引入多路选择活动与额外 ICG 动作，23 Gate→RTL 数据回映 查表/聚合/SAIF 已做解聚合，但签核侧反标前仍要核对 wrapper 信号不在 SAIF 作用域内——否则等于把原型基础设施的翻转算进芯片功耗；
- 替换模型/黑盒：原型里被替换的存储/PLL/PHY/物理 IP（08 不可综合构造识别与存根替换 模拟IP/时钟门控/11 ASIC→FPGA 等价单元替换 SRAM/时钟/IO/PHY）行为与真实宏不同，其内部与边界活动一律按未观测处理，由 ASIC 侧宏模型+真实端口激励计算。
结论纪律：报告里每个绝对数（W/A/mV）必须能追溯到 ASIC 网表+库+角；FPGA 板上实测的电流/温度只能用于旁证活动合理性（如「这个场景整体比那个忙」），绝不进签核数字——这与 23 FPGA 功耗签核 里「FPGA 板级实测对账的是 FPGA 自己的 XPE/Power Report，不是 ASIC 结论」是同一道理。
五、代表性、场景加权与缺失填充
工具算得再准，喂进去的 α 不代表真实业务，结论就是高精度地算错。α 的代表性问题排在工具精度问题前面。
场景组合（工程上常见四类）：
| 场景 | 典型窗口 | 用途 |
|---|---|---|
| 启动/初始化 | boot 全程 | 配置峰值、时钟树全开的电流尖峰（PDN 瞬态） |
| 典型业务（typical） | 稳态业务 mix 的代表窗口 | 标称功耗、热设计平均功耗 |
| 高负载（busy/高峰） | 流量峰值/算力打满 | 功耗上限、结温、PDN 峰值 |
| 低功耗/待机（idle） | 长时间空闲 | 漏电主导、门控有效性 |
窗口选择与加权规则：
- 代表性窗口而非任意一段：用 24 活动覆盖率与性能调试闭环 热点/瓶颈/回放 的时间剖片找「稳态典型段」，避开启动瞬态又要覆盖典型突发；窗口长度按业务周期的整数倍截取，避免半个事务造成的偏差；
- 场景加权：系统级功耗是占比加权：
P_system = Σ wᵢ·Pᵢ，权重 wᵢ 来自产品定义/软件团队的真实使用模型（如待机 70%/典型 25%/高峰 5%），权重本身要进评审记录——拍脑袋的权重比翻转率误差致命得多； - 最坏与典型分开报：热设计/电源容量按高峰+合理角（温度/工艺 worst corner），标称续航/平均结温按典型；不要用一个数回答两个问题。
缺失填充三层纪律（与 23 Gate→RTL 数据回映 查表/聚合/SAIF 的可信度报告对接）：
- 结构传播优先：已知驱动端活动沿组合逻辑传播，工具自动算（这是主体，覆盖率数字会显著回升）；
- 默认翻转率兜底且显式标注：传播不到的用工程经验默认值（常见 12.5%~20% 一类档位），但报告必须单列「默认填充比例」——经验门槛：反标覆盖率（真实活动引脚占比）低于 90% 的模块，其数字只能叫估算，不能进签核结论；
- 复位/未上电/不可达区如实标零或 N/A：被门控时钟域在 idle 场景翻转为零是真实零，与「没观测到」严格区分；填零冒充测量是功耗复核时最危险的假数据。
仿真补位：原型场景里没覆盖到的工作角（错误处理、极端数据模式），由 RTL/门级仿真定向向量补活动，来源在合并 SAIF 中分段标注——不同来源的 α 不做无标注混合。
六、衍生分析：不止一个总功耗数字
同一份「真实活动 × ASIC 模型」可以支撑四类早期分析：
- 时钟门控有效性审计：逐 ICG 统计 enable 打开率——常开门控（enable≈100%）等于没门控，是低功耗设计返工的直接清单；反过来，该忙却 enable 常闭的模块可能是功能/性能问题。这个指标只有在真实软件占空比下才有说服力，也是原型活动数据投入产出比最高的用途；
- 模块级功耗热点排序：把动态功耗按 RTL 子树展开（数据来自真实活动，而不是全网统一默认翻转率），架构团队可在网表早期定位「意外的电老虎」——常见发现：轮询寄存器、测试/调试逻辑没关、某个数据通路因握手 bug 在空转（与 24 活动覆盖率与性能调试闭环 热点/瓶颈/回放 的空转分析互为印证，但这里给的是 ASIC 瓦数）；
- 早期 IR-drop / 电迁移粗估：实例功耗拍进初步 floorplan 电源网格，找「逻辑密度高+活动高」的叠加热点，在布线前提示加 power stripe / bump 密度；注意这是相对热图，绝对压降要等 PR 后带真实寄生重算（PDN 方法学见芯片侧功耗与电源完整性）；
- 性能/架构量化：真实负载下各引擎的活动占空比+吞吐计数器，回答「加这块面积换来的活动是不是有效活动」，给架构权衡提供硅前最接近真实的数据点。
边界依旧：以上所有数字的物理部分来自 ASIC 模型；原型只提供 α 与场景。
七、多源校准：仿真、Emulation、原型、硅后
活动数据有五个来源，各有不可替代的生态位，签核是「拼装+对账」而非单选：
| 来源 | 强项 | 弱项 | 在签核中的角色 |
|---|---|---|---|
| RTL 仿真（零延迟） | 可控、定向、覆盖率闭环 | 慢，跑不了长软件 | 定向场景、异常分支的 α 来源 |
| 门级时序仿真（SDF） | 含真实延迟/glitch | 极慢 | 关键模块 glitch 功耗修正 |
| Emulation | 全信号可观测、速度较快 | 仍非真实时序/物理 | 大批量场景活动、覆盖率主力（37） |
| FPGA 原型 | 真实软件、小时~天时长、真实接口 | 观测受限、物理不可迁移 | 典型/长时占空比、ICG 有效性、场景权重 |
| 硅后实测 | 最终真值 | 流片后才有、片内可观测最差 | 校准闭环、修模型 |
校准动作有三层：
- 同景对拍（硅前互相验证）：同一段定向激励分别在仿真/Emulation/原型上跑，对比关键信号 T0/T1 与模块聚合翻转率，偏差超阈值（工程上 ±10% 量级）就查：适配模型差异、观测缺口、归并口径；对拍过的迁移规则才有资格用于长场景；
- 硅后回校（终极校准）：流片后用硅上手段——电源轨实测电流、片上功耗监控/温度传感器、DPA 类活动推断（见 DPA 导读、05 原型到硅后衔接 pre/post-silicon 协同/errata、低功耗域导读）——与签核报告对账。偏差分解到三个桶：α 错了（激励不代表真实使用，改场景库）、库/寄生模型错了（改库和寄生提取口径）、工况错了（电压/温度/角假设偏差）。第一桶正是原型体系要持续改进的部分；
- 置信度分级出报告：每个模块/场景标注 α 来源（实测活动/传播/默认值）与覆盖率，结论分「签核级（原型实测 α 覆盖 ≥90%、版本齐、同景对拍过）」「估算级（覆盖 70~90% 或含仿真补位）」「参考级（默认值主导）」。评审只对签核级数字负责，后两级只用于早期决策。
八、证据链与签核纪律
一条「原型活动 → ASIC 功耗结论」要能被陌生人复核，交接证据袋（evidence bag）至少包含：
纪律清单：
- 错版即废：⑥ 之前先过版本门禁，build_id/info_table/RTL 基线与 ASIC 网表基线不匹配，整袋打回（20 比特流烧录与四方版本一致 manifest/门禁 的错配静默危害在签核侧同样成立——一份错版「漂亮报告」可能直接误导电源/散热预算）；
- 来源可逐引脚追溯：报告里的聚合数字能 drill-down 到引脚级 α 及其来源（原型/传播/默认/仿真），复核人不接受黑箱总数；
- 物理量免责标注：所有结论页固定写明「活动来自 FPGA 原型（逻辑等价层），功耗/IR/时序数字由 ASIC 网表与工艺库计算；原型不提供任何物理量结论」；
- RACI 清晰：α 与场景的代表性由原型/验证团队负责，网表/库/角与功耗结论由 ASIC 后端负责，场景权重由系统/软件与架构共同签字——出了偏差先按第七节的三桶归因，不互相背锅；
- 收官不是终止：硅后回校的偏差回流到场景库、插桩清单（24 活动覆盖率与性能调试闭环 热点/瓶颈/回放）和下一款芯片的早期模型——这正是 06 原型验证系统全景与文档地图 所说「原型是投资而不是一次性项目」的兑现点。
九、从「能用」到「敢签」：结论分级、免责与组织边界
同一份原型活动数据，可以用于内部架构权衡，也可能被误当成可以签字的功耗结论。阶段 7 成熟度的核心标志，是组织有能力区分「参考、估算、签核」三个可信等级，并清楚每一级需要补齐什么、由谁负责。这一节把这种分级和它背后的责任边界讲透。
结论分级应由证据完整度客观决定，而不是按汇报需要选择。 可操作的判据是几条硬门槛：真实活动反标覆盖率（按模块加权，且关键高功耗模块单独看）、场景代表性与权重是否经评审、版本门禁（build_id/info_table/RTL 基线三方一致）是否通过、与仿真/硅后对拍的偏差是否在带内、缺失填充的比例与方式是否可交代。达不到门槛时，再漂亮的总功耗数字也只能标为「参考级」；部分关键模块达标、其余靠传播/默认填充的，可作「估算级」用于微架构取舍；只有反标覆盖、场景权重、对账记录齐备且关键角(corner)分析完整，才进入可用于决策（如电源网络预算、热设计、降额）的「签核级」。等级应写在每份报告首页，随附数字，而不是埋在附录。
免责声明要精确而非形式化。 一句固定的「数据来自原型、仅供参考」太粗，真正有用的免责标注要说清楚三件事：哪些量来自原型（仅活动/概率量 α）、哪些量完全由 ASIC 模型计算（C、V、寄生、库、时钟频率）、哪些结论受已知局限约束（组合毛刺被周期采样滤除、稀疏采样的置信区间、未覆盖模块清单、TDM/停钟区间的折算）。这样下游工程师不会误把「原型上量到的瓦数」当真——原型根本不该产瓦数，瓦数永远是 ASIC 工具用 ASIC 库算出来的；原型只提供翻转概率和场景占空比。把「迁移概率、绝不迁移物理量」这条铁律印在每份交付物上，是防止跨团队误用成本最低也最有效的手段。
组织边界与责任必须显式划分。 活动数据的可信度归原型/验证团队（场景跑没跑到、覆盖率够不够、采集有没有丢包）；ASIC 网表、库、寄生、功耗签核工具和结论归后端/库团队；场景权重和「典型/高峰使用画像」应由系统/市场/架构三方会签——因为它本质上是产品假设，不该由任何单一工程团队拍脑袋。IR-drop 早期热图这类衍生结论还要加上「布局前/布局后」的阶段限定：原型活动可以指出哪些模块相对活跃，但真实压降取决于 ASIC 平面布局、电源网络和库电流模型，早期热图只能用于指导电源规划优先级，不能替代签核级 PI 分析。把每类数字的 owner、评审人和适用阶段写清楚，出了偏差才知道该回溯哪一环（是 α 错、模型错还是工况错）。
最后是与时间维度的关系：早而粗的正确用法。 分级体系的意义不是把原型数据「卡到不能用」，而是让它在正确的层级上尽早发挥价值：RTL 早期用参考级活动做架构级热点识别和时钟门控机会挖掘（这是投入产出比最高、对绝对精度最不敏感的用途）；中期用估算级活动指导电源规划、UPF 策略和库角选择；后期在覆盖率和校准达标后，才把签核级活动喂进正式功耗/IR 流程并与仿真向量、最终硅后实测合流。明确「现在这份数处于哪一级、支撑什么决策、不支撑什么决策」，原型活动就既能在设计早期大胆用，又不会在签核时刻越界——这正是整条 06~25 链路在组织和方法论上的收口。
十、收官视角：原型数据在芯片生命周期中的长期价值
作为系列收官，跳出单次功耗分析，看看「活动数据驱动签核」这套能力在一颗芯片完整生命周期里的复利效应——它的价值远不止流片前出一个功耗数字。
在架构与设计前期，它是少数基于真实负载的反馈来源。 多数早期功耗/性能估算依赖经验参数和合成流量，而经过多代校准的原型活动库能让新设计在 RTL 尚粗时就跑接近真实的软件，回答「这个新增的加速器在真实业务 mix 下到底有多少时间在工作、门控关得干净吗、共享总线是不是瓶颈」这类决定架构走向的问题。早期一次基于真实活动的洞察（某模块 80% 时间闲置可加大门控、某仲裁点在高峰 mix 下饥饿），其杠杆远大于后期签核阶段的小数点优化。原型因此从「验证末端工具」前置为「架构探索工具」。
在流片决策点，它提供跨场景的风险画像而非单点数字。 按启动、典型、高峰、idle 多场景给出的活动分布，让团队看到的不只是平均功耗，而是热设计和电源网络要面对的最坏画像：哪些模块在高峰同时翻转（同时率系数）、哪些长时间高占空比工作、idle 下还有哪些底座活动没关干净。这些信息直接支撑封装/电源/降额决策，并和可靠性、低功耗团队的 UPF/电源域设计互相校验。原型活动的「概率」本质恰好对应这些决策真正需要的输入——它们要的本来就不是某一周期的精确电流，而是统计意义上的使用画像。
流片回来后，它是硅后归因的对照基准。 实测功耗/性能与预期不符时，签核级的原型活动、仿真活动和当时的场景权重构成一张可回溯的分解表：偏差可归入活动假设（真实软件行为不同）、库/寄生模型（工艺角偏差）、工况（客户用法偏离画像）三类，分别由不同团队改进。没有流片前这份分级清晰、来源可追溯的基准，硅后偏差只能停留在「好像比预期热」；有了它，每次偏差都是对模型和方法论的一次精确校准，且直接沉淀为下一款芯片的资产。
在现场与运维阶段，它定义「正常」的样子。 流片前积累的各场景活动画像，可以转化为硅后片上性能/活动监视器（硅后版的 PMU/遥测）的预期区间：现场回传的活动率若显著偏离原型时代建立的画像，可能意味着固件退化、异常流量、安全攻击或过早老化。换言之，原型阶段建立的「这个芯片在各种负载下应该怎么翻转」的基线，会在整个产品生命周期里持续作为健康度参照——这是只做单点签核永远得不到的长期红利。
收官的方法论结论：FPGA 原型系统 50→69 这条链路——RTL 冻结与适配、分区与时钟、约束与实现、激励协同、Gate 域采集、回映、分析闭环到签核消费——表面上服务一次流片，实质上是在为芯片建立一套「以真实活动为通货」的证据体系：它向上连接软件与业务场景，向下连接后端物理签核，向前后连接架构决策与硅后运维。工程上最容易被低估的，恰恰是这条链路上的数据纪律（版本门禁、来源分级、场景权重、多源校准、证据袋）；单点工具谁都能买到，而让「真实活动」在组织内可信地流动、分级地消费、跨代际复利，才是原型验证体系真正的壁垒。理解了这一点，再回看前面每一册的细节——为什么错版必须 fail-fast、为什么被优化掉的信号绝不能填零、为什么原型只迁移概率不迁移瓦数——它们都是同一件事的不同侧面：让硬件世界的真实，以可审计的方式，成为芯片设计决策的依据。
知识脉络
与系列及现有篇目的衔接
- 数据来源：23 Gate→RTL 数据回映 查表/聚合/SAIF、24 活动覆盖率与性能调试闭环 热点/瓶颈/回放
- 全链路：04 ASIC 原型验证全链路 RTL ID/GateID/层次映射、06 原型验证系统全景与文档地图
- 功耗/签核：芯片侧 功耗与电源完整性、时序分析 STA、FPGA 侧 23 功耗签核 SAIF
- 硅后实测：DPA 动态功耗分析导读、05 原型到硅后衔接 pre/post-silicon 协同/errata、低功耗域 低功耗设计与验证导读
总结
一句话总结：收官篇讲阶段 7——FPGA 原型的终极商业兑现：把 67 回映出的 RTL 层次活动（SAIF）喂回 ASIC 流程，由 ASIC 团队用 ASIC 自己的网表和工艺库算出可签核的功耗与电源完整性结论。核心铁律是 P=½αCV²f 里只有 α（活动率/翻转/ICG enable 占空比/端口活动/场景分布这一类概率量）来自原型，C、V、f、内部功耗、漏电、时钟树、glitch 全部来自 ASIC 网表/.lib/UPF/SPEF——原型迁移概率，绝不迁移瓦、安培、纳秒；接入要过两层映射（FPGA Gate→RTL→ASIC gate），活动率按 ASIC 目标周期折算、严禁带入 TDM 周期，先用结构传播再用显式标注的默认值兜底，读入即做 build_id/info_table/RTL 基线版本门禁，错版直接 fail-fast。代表性先于工具精度：场景按启动/典型/高峰/idle 组合，按产品使用占比加权，典型与最坏分开报，真实活动反标覆盖率低于 90% 的模块只能叫估算；填充分结构传播、显式默认、真实零/N/A 三层，绝不用零冒充测量，原型没跑到的角由仿真补并分段标注来源。同一份活动还驱动四类衍生分析：ICG 门控有效性审计（原型投入产出比最高的用途）、模块级 ASIC 瓦数热点、带不确定性标注的早期 IR 热图、架构有效活动量化。多源校准中仿真管定向与 glitch、Emulation 管覆盖与全信号、原型管真实软件长时占空比与场景权重、硅后实测做终极真值，靠同景对拍（关键信号 T0/T1 偏差超约 10% 即查适配/观测/口径）和硅后三桶归因（α 错、库寄生模型错、工况错）闭环，结论按覆盖率与对账状态分签核级/估算级/参考级。证据袋六件套（SAIF+采集头、版本五件套、可信度报告、ASIC 网表库角、场景权重评审、对账记录）缺一即降级或打回，所有报告固定免责标注：活动来自逻辑等价的 FPGA 原型，一切物理量由 ASIC 模型计算；α 代表性归原型/验证、库网表与结论归后端、场景权重三方会签——至此 06~25 全链路（50 总览→51 RTL 冻结与适配→…→66 采集→67 回映→68 闭环→69 签核消费）闭环，硅后偏差回流为下一款芯片的资产。