电流镜与偏置电路：电流复制、共源共栅与启动电路
更新时间：2026-09-25。在 MOS 小信号模型 里，我们把饱和区的 MOS 管看成一个由 Vgs 控制的电流源：Id = ½μCox(W/L)(Vgs−Vth)²。可这个公式留下一个工程问题——放大器、比较器、PLL 里需要的几十路偏置电流，总不能每一路都单独造一个精准电流源。电流镜（current mirror）就是答案：只造一个基准电流，让一排匹配管把它「复制」到各个模块，想要多大就把 W/L 放大多少倍。本篇讲清电流镜 偏置电路的完整链路：复制原理、误差来源、共源共栅（cascode）改进、偏置产生与启动电路、PTAT 与电源无关偏置的直觉，最后是电流在芯片上的分布。模拟设计处处是折中的背景可先读 模拟电路为什么这么难。
本文要回答的问题
- 为什么两个栅极相连、源极相连的 MOS 管，电流会按 W/L 成比例？「二极管接法管」起什么作用？
- 电流镜的复制误差从哪来？沟道长度调制为什么让 1:1 的镜子也不准？典型失配数字是多少？
- 共源共栅电流镜为什么能把输出电阻提高两个数量级？代价是什么？低压电流镜又改进了什么？
- 基准电流本身从哪来？为什么自偏置链必须配一个启动电路，否则可能整芯片「死在零电流」？
- PTAT 是什么？与电源无关的偏置（supply-independent bias）靠什么直觉实现？
- 一个基准电流怎样分布到几十个模块？版图上要守哪些规矩？
一、电流镜在干什么：一份基准，多路复制
先看系统视角。一颗模拟芯片里，偏置网络通常是一棵树：最顶端是一个与温度、电源电压行为明确的基准电流（reference current，常由带隙基准及其转换电路产生），中间是各级电流镜把它按比例放大或缩小，末端是运放输入对尾电流源、比较器偏置、PLL 电荷泵、ADC 参考电流等几十路负载。设计目标是：不管电源 VDD 怎么抖、负载端电压怎么摆、芯片温度从 −40°C 升到 125°C，每一路电流都紧紧盯住基准，误差在几个百分点以内。
这件事用电阻分压做不到——电阻给的是电压且随负载变化；用独立电流源做太贵——每一路都要一套基准。电流镜的巧妙之处在于：它不直接「定义」电流，而是让两个器件共享同一个 Vgs，用器件之间的几何比例 W/L 来传递电流。几何尺寸是光刻决定的，芯片上相邻器件的尺寸比例可以做到 1% 以内的精度，这比任何器件参数的绝对值都准得多——工艺角下 μCox 可以偏出 ±20%，Vth 可以漂上百毫伏，但同一硅片上两个相邻管子的尺寸比例几乎纹丝不动。模拟设计的一个通用思路就是「相信比例，不相信绝对值」，电流镜是这个思路最纯粹的体现。理解这一点也解释了为什么模拟版图里到处是并排放置的「一模一样」的器件：它们不是复制粘贴偷懒，而是在制造可信任的比例。
二、基本电流镜：二极管接法管与复制公式
最基本的 NMOS 电流镜只有两个管子，如下图：
M1 的栅极和漏极短接，这叫二极管接法（diode-connected）。它有两个效果：第一，Vds = Vgs 自动满足饱和条件 Vds > Vgs−Vth，所以 M1 永远工作在饱和区；第二，基准电流 Iref 流过 M1，在其栅极上「建立」出一个确定的电压 Vgs。M2 的栅极接 M1 的栅极、源极接同一根地，于是 M2 拿到完全相同的 Vgs。代入平方律：
Iref = ½μCox(W/L)₁·Vov²， Iout = ½μCox(W/L)₂·Vov²
两式相除，工艺参数和 Vov 全部消掉：
Iout / Iref = (W/L)₂ / (W/L)₁
这就是电流镜全部的原理：Vgs 相同，则 Id 与 W/L 成正比，比例电流源只靠画尺寸实现。
推导里有三个隐含假设要交代清楚：两管同温、同工艺参数（μCox、Vth 一致）、且都工作在饱和区。第一个假设要求比例管在版图上紧挨着，热源对称；第二个假设把随机失配问题摆上了台面，第三节专门处理；第三个假设约束输出摆幅——M2 的漏极电压一旦低到把它推进线性区，复制立刻失效，这就是数据手册里「最小输出电压」指标的由来。另外，若衬底不与源极同电位，体效应会让两管 Vth 产生系统性差异，所以电流镜通常把源和阱直接短接，NMOS 放在本地 P 阱里、PMOS 放在独立 N 阱里，从结构上消灭这个误差源。
算一个例子。0.18μm 工艺，μnCox ≈ 270μA/V²，Vth ≈ 0.45V，基准 Iref = 100μA，M1 取 W/L = 10/1。先求 Vgs：Vov = √(2Iref / (μCox·(W/L)₁)) = √(200/(270×10)) ≈ 0.27V，Vgs ≈ 0.72V。若 M2 取 40/1，则 Iout = 100μA×4 = 400μA；再做一个 2/1 的小管子，就得到 20μA。一个 Vgs 节点上挂几十只不同 W 的管子，比例任意，这正是偏置树的基本单元。PMOS 电流镜结构完全对称，挂在 VDD 一侧，源极接 VDD、电流从源极流向漏极，用来给挂在电源轨上的负载输送电流；实际偏置树通常 NMOS 镜向下灌、PMOS 镜向上送，两级对接完成电流的「转向」与分发。
还有一个比例设计的工程细节：不要用一只 40/1 对一只 10/1 直接做 4:1。大管子和小管子的边缘环境不同（刻蚀负载效应使边缘栅宽偏窄），失配反而大。标准做法是两边都用同一个单位管、靠并联个数构成比例，再在外侧各加一只只起环境作用的 dummy 管，让真正工作的器件两侧邻居完全一致。
三、误差从哪来：沟道长度调制、Vds 不等与失配数字
真实镜子不是理想的，先看系统性误差。M1 是二极管接法，Vds₁ = Vgs；M2 的漏极接负载，Vds₂ 由外电路决定，两者几乎不相等。把沟道长度调制因子 (1+λVds) 加回来：
Iout / Iref = (W/L)₂/(W/L)₁ × (1+λ·Vds₂)/(1+λ·Vds₁)
沿用算例，设 Vds₂ = 2V、λ = 0.1V⁻¹（L=0.5μm 的典型值），Vds₁ = 0.72V：比例因子 = 1.20/1.072 ≈ 1.12，即一个设计为 1:1 的镜子实际输出多出 约 12%——这个数字大到不可接受。把 L 加大到 1μm，λ 降到约 0.04V⁻¹：1.08/1.029 ≈ 1.05，误差降到约 5%。所以电流镜输入管几乎不取最小 L：增大 L 同时减小 λ、增大 ro，还顺带改善失配，代价是面积和电容（栅极节点更重、启动更慢），这又是 模拟电路为什么这么难 里的经典取舍。
第二类是随机失配（mismatch）：即使两个管子画成一样，工艺涨落也会让 Vth 和 β=μCox(W/L) 存在随机差异。工业上用 Pelgrom 定律描述：
σ(ΔVth) = A_vt / √(W·L)， σ(Δβ/β) = A_β / √(W·L)
0.18μm 工艺的典型系数 A_vt ≈ 3~5mV·μm、A_β ≈ 1~2%·μm。一个 2μm/0.5μm 的小管子，√(WL)=1，σ(ΔVth) 就有 4mV 上下；把 M1 画成 10μm/1μm，√(WL)≈3.16，σ(ΔVth) 降到约 1.3mV。电流失配把两条路径合成：
σ(ΔId/Id) ≈ √[(2·σ(ΔVth)/Vov)² + (σ(Δβ)/β))²]
Vth 失配前面有个系数 2/Vov：Vov 取 0.27V 时 2/Vov ≈ 7.4，1.3mV 的 Vth 失配换算成约 1% 的电流失配。这给出一个直接结论：过驱动电压取大一点抗失配，但 Vov 大又压缩输出摆幅、降低 gm。版图上的配套手段——共质心排布、加 dummy 管、统一方向——见 模拟匹配与版图技术。
除了随机失配，还要记住系统误差随温度变化：Vth 大约每升高 1°C 下降 0.5~1mV，μ 随温度升高而下降，两者共同使电流产生温度漂移；而当 M2 耗散功率明显大于 M1 时，两管结温不同（热梯度），Vth 差会进一步拉大——功率管旁边摆偏置镜是典型的坏做法。再补一组容易被忽略的数字：短沟道里 DIBL 效应使 Vth 随 Vds 变化，等效于给沟道长度调制「加码」，所以先进工艺中即使 L 相同，电流镜的 Vds 匹配依然更难，靠的正是下一节的 cascode 屏蔽。
四、共源共栅电流镜：把输出电阻顶上去
基本电流镜的输出电阻就是 M2 自己的 ro。当 M2 给高增益放大器做有源负载时，负载端电压轻微摆动就通过 ro 引起电流变化，增益和电源抑制都吃亏。共源共栅电流镜（cascode mirror）在输出管上方再叠一只管子 M3：M2 提供电流，M3 屏蔽输出电压，让 M2 的 Vds 几乎恒定。
屏蔽机制值得说透：输出电压 vout 的变化要经过 M3 的 ro3 才能传到中间节点 x，而节点 x 往下看是 M2 的 ro2、往上看是 M3 的 1/gm3——共栅管把源端的低阻抗「压」在 x 上，vout 引起的电压变化在 x 点只剩下约 1/(gm3·ro3)，M2 的 Vds 因此几乎不动，电流自然稳。小信号推导给出输出电阻：Rout ≈ gm3·ro3·ro2，比单管提高约 gm·ro 倍（本征增益量级，几十到上百倍）。算一下：Id = 100μA、L = 1μm 时 ro ≈ 1/(λId) ≈ 200kΩ（λ=0.05），gm ≈ 2Id/Vov ≈ 0.74mS，则 Rout ≈ 0.74mS×(200kΩ)² ≈ 30MΩ，电流源「硬度」提升约 150 倍。代价是电压余度（headroom）：标准 cascode 正常工作需要 Vout ≥ Vds_sat(M2) + Vgs(M3) ≈ Vov + (Vth+Vov) = Vth+2Vov，约 0.99V，在 1.8V 电源下几乎占掉一半摆幅。
于是有了低压（宽摆幅，wide-swing）cascode：把 M3 的栅偏压从二极管串上另取一个电平，使 M2、M3 都恰好工作在饱和边缘，最低 Vout 降到约 2Vov ≈ 0.54V，输出电阻基本不变。三种结构对比如下：
| 结构 | 输出电阻 | 最低输出电压（余度） | 适用场合 |
|---|---|---|---|
| 基本电流镜 | ro ≈ 200kΩ | Vov ≈ 0.27V | 低压、对增益要求不高的偏置分发 |
| 标准共源共栅 | gm·ro² ≈ 30MΩ | Vth+2Vov ≈ 0.99V | 高增益有源负载、高 PSRR，电源裕度足 |
| 低压（宽摆幅）共源共栅 | gm·ro² ≈ 30MΩ | 2Vov ≈ 0.54V | 深亚微米低压工艺的高增益设计，偏置更复杂 |
五、基准电流从哪来：偏置链与启动电路
电流镜只能复制电流，不能无中生有。最简单的产生办法是电阻偏置链：VDD 经一个电阻 R 接到二极管接法管，Iref ≈ (VDD−Vgs)/R。给个数字：VDD=3.3V、Vgs=0.72V、要 100μA，则 R≈25.8kΩ；VDD 掉到 3.0V，电流立刻降到约 88μA，变化 12%——能工作，但电流直接随 VDD 变化，电源抑制很差，只能用于对偏置精度不敏感的廉价电路。电阻本身在芯片上还占面积、有 ±15% 的工艺涨落，所以这个结构的电流只用来做「数量级正确」的粗偏置。更常用的是自偏置（self-biased）结构：把上面的 PMOS 镜和下面的 NMOS 镜首尾相接，PMOS 镜把电流复制回 NMOS 一侧，整个环路自己给自己定义电流，外面只决定比例关系。这种结构对 VDD 的变化天然不敏感——管子都在饱和区时，提升 VDD 主要降在 cascode 或等效内阻上，环内电流变动很小。
自偏置有一个必须处理的坑：它有两个直流平衡点。除了正常工作点，零电流也是一个数学上合法的稳态——所有管子电流为零、所有 Vgs 为零，环路自洽。上电时电路完全可能「赖在」零点不动，整芯片没有任何偏置。所以必须配启动电路（startup circuit）：上电瞬间用一只弱导通的管子往偏置节点注入一小股电流，把环路推离零点；正常电流建立后，启动管自动反偏关断、与主偏置脱离，不贡献静态功耗。启动电路设计的判据是「推得动、又回得来」：注入太弱可能拉不出零点，太强或关不断则持续扰乱偏置。常见实现是用一只接成弱二极管的长沟道管感测偏置节点电压，上电时它导通注入电流，节点电压建立后自动反偏截止，整个过程不需要外部使能信号。这是流片后「芯片时好时坏、热风枪吹一下才工作」类故障的常见根源，排查时第一件事就是查启动管尺寸和偏置极性。
六、PTAT 与电源无关偏置的直觉
偏置的温度行为要可控。先看双极型管的发射结电压：Vbe = V_T·ln(Ic/Is)，其中 V_T = kT/q ≈ 26mV（室温）。让两个同样的 BJT 流过 1:n 的电流密度（实际用 n 个并联管子与 1 个管子实现），两者 Vbe 之差：
ΔVbe = V_T·ln n
V_T 与绝对温度成正比，所以这个电压叫 PTAT（proportional to absolute temperature，与绝对温度成正比）。取 n=8：ΔVbe = 26mV×ln8 ≈ 54mV，温度系数为正；温度升到 373K（100°C）时 V_T≈32mV，ΔVbe 涨到约 67mV，变化量与开尔文温度严格成线性，这正是它适合做温度标尺的原因。而单个 Vbe 约 0.7V，温度系数约 −2mV/°C 为负。把一个 Vbe 加上适当倍数的 ΔVbe，正负温度系数恰好抵消，就得到约 1.25V、温度近乎无关的带隙基准电压（bandgap），再经 V/R 或压控电流源转换成基准电流，细节见 带隙基准电路。
电源无关偏置常用 β 乘法器（β-multiplier）：在自偏置环的一条支路上串一个源极退化电阻 Rs，利用两个 Vov 之差在电阻上定义电流：I·Rs = Vov₁ − Vov₂。因为等式右边只含 Vov（由 W/L 比例和电流决定），解出来的 I 不含 VDD——VDD 在饱和区里根本不进方程。算个直觉数字：取 Vov₁ = 0.30V、Vov₂ = 0.15V，I = 10μA，则 Rs = 0.15V/10μA = 15kΩ，改变 VDD 电流基本不动。实际电阻有温度系数，所以高精度场合再叠加 PTAT 修正，这就是「电源无关」与「温度无关」两层设计合流的地方。
这里要澄清一个常见误解：「电源无关」不等于电流纹丝不动。真实管子的 ro 有限，VDD 变化总有一小部分通过有限输出电阻泄漏到支路里，PSRR（电源抑制比）是有限值，典型几十 dB 而非无穷大；cascode 结构在这里再次派上用场——它提高输出电阻的同时直接改善电源抑制。同理，「带隙与温度无关」也只在设计目标温度区间的一阶意义上成立，高温段的非线性曲率需要专门的曲率补偿，那是基准设计的深水区。
七、把电流分布到全芯片：比例管与版图规矩
最后看分发。工程实践不会真的画一只 W/L=200/1 的巨型管，而是定义一个单位管（unit device），用并联倍数 m 表达比例：m=1、m=2、m=4，电流就是 100μA、200μA、400μA。单位管尺寸一致、并排摆放，比例精度只取决于「个数」，失配被平均化（m 个器件并联，σ 按 √m 改善）。从主偏置节点到各模块的连线要足够宽、尽量短：金属线上的电阻会形成 IR 压降，远端管子拿到的 Vgs 与近端不同，等于人为制造失配；长走线还要防衬底噪声耦合，必要时用屏蔽线。
几条必须守的规矩：偏置栅节点是高阻抗节点，每块负载旁边放本地去耦电容，防止噪声调制电流、也防上电尖峰打穿偏置；所有比例管同一方向、同一阱电位，避免阱偏差异；关键镜像用共质心交叉排布加 dummy 管，详见 模拟匹配与版图技术；偏置走线远离数字开关信号和功率级。偏置树是全芯片模拟性能的地基——基准再好，分发环节被 IR 压降和噪声毁掉，运放增益、ADC 线性度都会跟着劣化。
工程上还有一个验证习惯：偏置电流要在每个工艺角、温度、电源电压组合（corner 仿真）下检查一遍。典型失效画面包括：慢 NMOS 角下 Vov 不足、镜子滑进线性区；高温下漏电暴增，零电流平衡点被漏电「自然启动」但电流值完全不对；低 VDD 下 cascode 退出饱和、输出电阻塌方。电流镜结构看似只有两个管子，真正的工作量恰恰在这些边界条件的扫描和余度预留上。
这一篇在知识体系里的位置
- 想复习饱和区平方律、gm、ro 的推导 → MOS 小信号模型；
- 想看带隙基准怎样产生温度无关的 1.25V → 带隙基准电路；
- 想深入失配模型、共质心与 dummy 版图 → 模拟匹配与版图技术；
- 想理解增益、余度、功耗之间为什么总在打架 → 模拟电路为什么这么难。
总结
电流镜 偏置电路的核心就是「相信比例」：二极管接法的 M1 用基准电流建立 Vgs，匹配管共享同一 Vgs，电流严格按 W/L 复制（算例：10/1 对 40/1 即 100μA 对 400μA）；误差主要来自 Vds 不等导致的沟道长度调制（L=0.5μm、Vds 差 1.3V 时 1:1 镜子可偏 12%，增大 L 到 1μm 降到约 5%）和 Pelgrom 失配（σ(ΔVth)=A_vt/√(WL)，0.18μm 中 A_vt≈3~5mV·μm，Vov 越大越抗失配）；共源共栅把输出电阻提到 gm·ro²（约 30MΩ、提升上百倍），代价是 Vth+2Vov 的余度，低压宽摆幅结构压到 2Vov；基准由自偏置链产生但存在零电流简并点，必须配自动关断的启动电路；PTAT（ΔVbe=V_T·ln n）与 Vbe 互补构成带隙，β 乘法器用 I·Rs=ΔVov 实现电源无关偏置；最后用单位管并联倍数、宽金属防 IR 压降、本地去耦把电流干净地分发到各模块。