逻辑门的电气特性：门不是理想 0/1 黑盒
更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」进阶层（intermediate）数字逻辑基础第二十四篇。逻辑门与晶体管把门讲成理想开关，这一篇把视角切到电气现实——真实门处理的是有噪声、有负载、有延迟、随温度电压漂移的模拟电压。
本文要回答的问题
- 什么样的电压算合法 0、合法 1？VIL/VIH/VOL/VOH 四个阈值怎么界定噪声容限？
- 为什么不同电压（5V/3.3V/1.8V）的门不能随意直连？什么时候要电平转换？
- 一个门能驱动多少个后级（扇出）？灌电流/拉电流和负载电容怎么限制它？
- 传播延迟 tPLH/tPHL、转换时间是什么，它们如何进入时序分析？
- 门的功耗从哪来（动态 αCV²f、直通、漏电）？PVT 为什么让延迟漂移？
一、四个电平阈值与噪声容限
真实逻辑用电平区间而非精确电压表示 0/1。数据手册给门的输入端定义两个保证门限：
- VIL：能被可靠识别为 0 的最高输入电压（≤VIL 必判 0）；
- VIH：能被可靠识别为 1 的最低输入电压（≥VIH 必判 1）；
- 中间
VIL~VIH是不确定区，落在这的电压不保证判成什么。
输出端给两个保证值（带额定负载时）：
- VOL：输出低电平的最高电压（判 0 时实际不会超过它）；
- VOH：输出高电平的最低电压（判 1 时实际不会低于它）。
因为输出总是比输入的要求「更极端」，中间就留出了抗噪声余量：
低电平噪声容限 NML = VIL(max) − VOL(max)
高电平噪声容限 NMH = VOH(min) − VIH(min)含义是：信号在导线上叠加的噪声/压降，只要不超过这个余量，接收门仍会正确判 0/1。设计良好的 CMOS 族（如 5V 74HC）余量可达 1V 以上。噪声容限是数字系统「用模拟电压做可靠 0/1 计算」的根基——只要每一级都把被噪声污染的电平重新「修复」回接近轨电压的干净 0/1，噪声就不会逐级累积。
二、不同电压族为什么不能随意直连
电平阈值是相对电源电压定义的，跨电压互联会出两类问题：
| 情形 | 问题 |
|---|---|
| 3.3V 输出 → 5V 输入 | 通常能识别 1，但 3.3V 的 VOH 可能低于某些 5V 门的 VIH，高电平余量不足 |
| 5V 输出 → 3.3V 输入 | 过压致命：5V 高电平超过 3.3V 器件的耐受，电流从引脚经内部 ESD 钳位二极管倒灌进电源，长期损坏或闩锁 |
所以混合电压系统要核对每根信号线双向的 VOL/VOH vs VIL/VIH，高电压驱动低电压时必须电平转换或用容忍 5V 输入（"5V-tolerant"）的管脚。常见电平标准（LVCMOS33/18、LVTTL、LVDS 等）的阈值、驱动强度、差分与否都不同，管脚要按板级电压正确约束（见 芯片引脚与 IO pad、FPGA IO 规划与 Bank）。开漏加上拉到目标电压是最简单的一种电平转换（见 三态门与开漏）。
三、扇出：一个门能驱动多少负载
**扇出（fan-out）**是一个门输出能可靠驱动的同类门输入个数。要从直流和交流两面看：
直流扇出：后级输入在 0/1 时各有一定电流（CMOS 输入几乎不取静态电流，但 TTL/有上拉时不可忽略）。前级输出低时要能「灌」进后级灌回来的电流（sink current）、输出高时要能「拉」出电流（source current），且把电平维持在 VOL/VOH 之内。负载超过 IO 能力（驱动强度，常以 mA 或 2mA/4mA/8mA 档表示），VOL 被抬高或 VOH 被拉低，噪声容限被吃掉，甚至损坏。经验上 TTL 扇出按电流比算（经典 74LS 约 10~20），CMOS 直流扇出可以很大。
交流扇出（更关键）：每个后级输入引脚和走线都带负载电容 CL，门翻转时要对这些电容充放电。负载越多，CL 越大，充放电越慢，传播延迟越大、边沿越缓，动态功耗也越高。所以深亚微米设计里真正限制「一个信号接多少个目标」的往往不是直流电流，而是电容负载导致的延迟和上升/下降时间，对策是插缓冲、平衡时钟树、降低扇出。扇入（一个门的输入个数）则受串联晶体管电阻和电容限制，过多输入会显著降速，所以标准单元很少给超过 4 输入的门。
四、传播延迟与转换时间
真实门的输出不会随输入瞬间变化。两个核心时序量：
- 传播延迟 tPLH / tPHL：输入跨过参考电平（通常 50%）到输出跨过 50% 的时间，分「低→高」和「高→低」，两者一般不等（上下拉驱动能力不同）；
- 转换时间（transition）/上升时间 tr、下降时间 tf：输出在 10%~90%（或 20%~80%）电平之间爬升/跌落的时间。
延迟随负载电容增大而增大、随输入转换变慢而增大，还随温度升高、电压降低而增大。组合逻辑的延迟是路径上各门延迟与线延迟之和，时序检查的本质就是保证它在一个周期内算完（见 建立保持深入、STA）。门延迟的不对称（tPLH≠tPHL）和路径长度不一致，正是竞争冒险毛刺的电气根源——同一个逻辑结果沿不同路径到达有先有后，输出瞬间出错。
五、功耗：动态、直通与漏电
CMOS 门的功耗分三块，功耗从哪来给过全景，这里落到单门：
- 开关功耗（主导）：每次输出翻转，都要通过导通的那组管子对负载电容 CL 充（放）电，能量在 PMOS 电阻和 NMOS 电阻上变成热。一个门的平均开关功耗约为
P = α · C · V² · f——α 是翻转率（每周期平均翻几次）、C 负载、V 电源电压、f 频率。电压是平方项，所以降压最省电，时钟因 α=1、负载大而独占三到四成动态功耗（故做时钟门控）。 - 直通（短路）功耗：输入缓慢跳变、短暂停在中间电平时，PMOS 和 NMOS 会同时微导通，VDD→GND 出现一瞬穿通电流。边沿越缓、负载越轻，这项越明显。
- 漏电（静态）功耗：稳态时钟 CMOS 本应几乎不取电流，但先进工艺下亚阈值漏电、栅氧漏电让关断的管子也有纳安~微安级电流，集成几十亿门后不可忽略，是低功耗设计重点（见 低功耗与 UPF）。
六、PVT 与工艺库：延迟为什么不是一个固定数字
门延迟不是常数，它随 PVT（Process 工艺、Voltage 电压、Temperature 温度）漂移：制造有快/慢工艺角（晶体管导通电流强弱），电压可高可低（DVFS、IR-drop），温度改变迁移率和阈值。三者组合成若干工艺角（corner）：如 SS（慢 NMOS 慢 PMOS，低温或高温、低电压）用于检查 setup 最坏延迟，FF 用于检查 hold 和最快功耗。签核要在最坏角证明 setup、在最快角证明 hold（见 STA 报告解读）。
正因为延迟随负载、输入转换、PVT 变化，标准单元库 .lib 不给单值，而给二维/三维时序表（NLDM/CCS）：以「输出负载」和「输入转换时间」为索引查出延迟，再用工作电压/温度缩放。综合、布局布线、STA 全程查这张表（见 逻辑综合）。理解了门在电气层面受负载和 PVT 支配，就能解释一连串工程现象：为什么高扇出要插缓冲、为什么降电压要重验时序、为什么仿真功能对却可能在低温低压芯片上失败——功能正确只说明逻辑对，电气与时序正确才能保证在真实硅片上、在规定寿命与环境里稳定工作。
与现有篇目的衔接
总结
一句话总结：真实逻辑门处理的是带噪、带载、带延迟、随 PVT 漂移的模拟电压而非理想 0/1：输入用 VIL/VIH 界定可靠 0/1（中间为不确定区），输出保证 VOL/VOH，二者之差给出噪声容限 NML/NMH，使每级把门被噪声污染的电平重新修复回干净轨电压、噪声不累积，这是数字可靠性的根基；不同电压族阈值不同，5V 直驱 3.3V 会经 ESD 二极管倒灌损坏，必须核对双向电平或加电平转换/用 5V-tolerant 管脚；扇出分直流（灌/拉电流维持电平）和交流（负载电容充放电变慢，先进设计中真正的瓶颈），高扇出要插缓冲、扇入过大也降速；门有不等的传播延迟 tPLH/tPHL 和转换时间，随负载电容、慢输入沿、低压高温而增大，路径延迟之和与时序分析相连，延迟不对称正是毛刺根源；功耗分主导的开关功耗 αCV²f（电压是平方项，时钟 α≈1 负载大故时钟门控最省电）、慢沿导致的上下管直通功耗和先进工艺的漏电；门延迟随工艺角/电压/温度漂移，库以负载和输入转换为索引给时序表、签核按最坏角查 setup、最快角查 hold——功能正确只代表逻辑对，电平、负载、延迟、功耗在全 PVT 范围内都正确，才算一块能在真实世界稳定工作的数字电路。