电源网络入门：芯片上为什么铺满电源条和网格
更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 28 篇。把一颗芯片放到显微镜下，会发现除了密密麻麻的信号线，还有一套纵横交错、明显粗得多的金属网——那就是电源网络（Power Delivery Network，PDN）。前一篇 IR-Drop讲了「为什么会掉电压」，这一篇讲工程师为了不掉电压，在芯片里搭了一套怎样的「电网」。系统地图见低功耗导读。
本文要回答的问题
- 芯片里的电是怎么从几百个供电引脚送到几十亿个晶体管的？
- 电源环、电源条、单元轨道、通孔阵列各是什么、怎么配合？
- 为什么电源布线要占掉 10%~20% 的金属资源，不能省给信号线吗？
- 电迁移（EM）为什么会逼粗金属线，它和 IR-Drop 是一回事吗？
- 电源门控域的电网与常通电网怎么共存？
一、PDN 的分层结构
- 电源环（ring）：围着芯片或大模块一圈的粗金属，给内部网格提供多个低阻馈入点；老式芯片和硬核（SRAM、PHY）周围常见。
- 电源条（strap）：顶层金属上按固定间距铺设的宽 VDD/VSS 条，越靠上层越厚越宽、电阻越小，是「主干道」。
- 电源网格（mesh/grid）：中间各层用横向 VDD 条与纵向 VSS 条正交编织，每个交叉点打一簇通孔（via farm），形成并联路径——一条路断了/电阻大，电流还能从邻路绕过来。
- Rail Track：最底层金属顺着标准单元行铺设的细 VDD/VSS，每个单元的电源引脚直接搭在上面。
- 去耦单元：塞在行内空隙的 decap cell，就近提供瞬态电荷。
这套结构的核心思想是**「分层降压、并联分流」**：主干道低阻长距离送电，毛细网络短距离配送，整体等效电阻由所有并联路径共同摊薄。
二、为什么要占那么多金属资源
电源网络通常占全部布线资源的 10%~20%，原因有两个互相独立的硬约束：
- IR-Drop 约束：金属太细 → 电阻大 → 局部欠压 → 时序/功能失效（详见前篇）。
- 电迁移（Electromigration，EM）约束：直流电流长期以过高密度（A/mm²）挤过细金属或单个通孔，电子流会像风一样推动金属原子，数月数年后在某处推出短路、在另一处拉出空洞开路。工艺方给出每种金属/通孔的最大电流密度，线宽和通孔数必须按峰值/平均电流设计。
注意二者方向不同：IR-Drop 是「整条路径总电阻」问题，靠网格和并联；EM 是「最细瓶颈处电流密度」问题，靠加宽、加通孔。一个网格即使压降达标，若某段 neck-down 处电流超密度，仍会在寿命期内失效，因此签核时两项分别检查。
三、供电点布局：从边缘供电到面阵凸点
早期封装引脚在芯片四周，电流必须从边缘长途跋涉到中心，芯片中央天然是压降洼地。现代倒装芯片（flip-chip）使用分布在整个芯片表面的 C4 凸点阵列，电源凸点可以就近插入顶层电源条，使任何单元到供电点的距离都很短，再配合多层网格，压降大幅下降。这也是芯片越做越大、功耗越来越高后封装技术被迫演进的原因之一（可参考封装与 SI/PI）。
供电点还要「域对域」对齐：不同电压的电源轨有各自的凸点和电源条，不能短接；电源门控域的常通电源网格经过 header 开关后才变成「虚拟电源（VDDV/VSSV）」送入门控域，开关本身要按涌流分段排布。
四、电源规划与 floorplan 的互相绑架
PDN 不是布线末期才画的，它在布图规划（floorplan）阶段就要定，因为：
- 大电流模块（CPU、GPU、PHY）必须靠近足够的供电凸点和电源条密度；
- 电压域边界决定电源环、隔离单元、电平转换器和开关的摆法（UPF里描述的 supply net 最终要落到这些物理形状上）；
- decap 要预先在宏块周围和行内预留位置，不能等拥塞了才找空地；
- 电源条方向会占用首选布线方向层，影响信号通道规划。
物理设计工程师用「功耗图（power map）」驱动这个规划：从功耗分析拿到各区域电流密度，热点处加密电源条和凸点，冷区可放宽。这也是低功耗设计全流程中物理环节的关键交接物之一，签核工具则在最终布局布线上跑静态/动态压降和 EM 检查。
五、门控域的电网：常通网与虚拟电源
电源门控给 PDN 增加了一个「分段」结构，理解它就能看懂 UPF 里那些 supply net 名字：
- VDD/VSS（常通网）：布满全芯片，给常开岛、保持锁存、隔离单元和开关本体供电。
- VDDV（virtual supply，虚拟电源）：开关之后、门控域内部的本地网格。开关断开时它不被驱动，电荷被漏电慢慢放掉。
- 开关数量不能只按直流电阻选：接通瞬间 VDDV 上所有去耦电容和内部寄生电容一起充电，涌流 = 总电容×电压/上升时间，开关太小导通慢但涌流小，太大则涌流会在常通网上砸出动态压降。工程上把开关分几组，由 PMU 依次延时导通（这正是SoC 电源架构里上电序列的物理实现）。
- 门控域的 PDN 分析要检查两个状态：通电时像普通域一样过 IR/EM；断电与恢复瞬间要检查涌流路径上常通网的动态压降，别把隔壁域带垮。
六、decap 的取舍：免费午餐不存在
去耦电容把瞬态电流需求本地化，但它有三张账单：
- 面积：片上 decap 常用栅氧电容或金属-金属电容，提供的电容/面积有限，大块 decap 直接挤掉逻辑面积。
- 漏电：栅氧电容有栅漏电（先进节点尤甚，见漏电与工艺），放太多会抬高常通功耗——在常开岛附近尤其抠门。
- 有效频率窗口：真实电容有寄生电感和等效串联电阻，只在一定频段内「像电容」。片上 decap 管皮秒~纳秒级，封装中电容管纳秒~几十纳秒，板级电容管微秒级以上，需要多级电容金字塔搭配，单堆一种解决不了全部问题。
七、一张数字感的量级表（教学示意）
| 项目 | 典型量级（随工艺/设计大变） | 说明 |
|---|---|---|
| 内核静态压降预算 | ≤ 标称电压的 2%~3% | 直流/平均工作点 |
| 内核动态压降预算 | ≤ 7%~10% | 含瞬态尖峰 |
| 电源金属占布线资源 | 10%~20% | 高性能芯片偏上限 |
| decap 占总面积 | 几个百分点~10%+ | 大芯片/高频设计更多 |
| 供电凸点数量 | 数百~上千 | 与信号凸点争封装资源 |
| 开关（header）尺寸 | 占域面积几个百分点 | 按目标域电阻+涌流折衷 |
这些数字不是验收标准（真实签核以工艺方 PDK 规则和项目约束为准），但能帮你建立「电源基础设施在一颗芯片里是多重的存在」。
常见误区与排查直觉
- 误区：电源网络是后端一家的事。 floorplan、电压域划分（UPF）、宏模块位置在很早期就锁死了 PDN 质量；前端把多个高翻转模块堆在芯片中央，后端再粗的线也救不回来。
- 误区：压降只看平均。 同 IR-Drop 篇，动态瞬态必须用真实活动（翻转率/SAIF）分析。
- 误区：通孔「打过就行」。 单通孔是 EM 薄弱点也增加电阻，关键馈入处要打 via farm 阵列并在 DRC/EM 中核查电流。
- 误区：所有域共用一张大网最省事。 不同电压不能共网；可关域必须经开关隔离，否则门控省的电会被常通网「倒灌」回去。
- 排查直觉：硅后某高频指令组合偶发出错且降频即消失，优先怀疑热点动态压降；某类芯片寿命几年后集中失效于同一区域，回看那里的 EM 签核电流密度。
八、电源网络的签核输出长什么样
物理实现末期，PDN 签核工具会给出几类工程师真正要读的结果，学会看报告就知道往哪修：
- 静态压降热图（IR map）：俯视芯片的 VDD−VSS 电压分布彩色图。一片深红区域说明那里距供电点过远或上方金属被宏块/信号挤占；点状红钉往往是某个通孔阵缺失或 neck-down 瓶颈。修法对应「加宽、加孔、加凸点」。
- 电流密度/EM 违例表：按金属段和通孔列出电流密度与限额的比值。EM 违例常常是局部几根线而非整片，修复可以很外科手术式地补并行路径。
- 动态压降波形：选定热点节点，画出若干周期内电压随时间的坑；坑的时刻能与时钟沿、大宏块启动对上（联动 DPA 的功耗曲线）。
- 功耗-电压-时序联动报告：把各节点电压回标后重算时序，列出因欠压而 newly failing 的路径。这是 PDN 改动与时序团队谈判的依据。
迭代节奏通常是：功耗分析更新功耗地图 → PDN 检查报热点 → 调 floorplan/电源条/decap → 重新提取验证，重复多轮直到多角签核全绿。早期把大电流宏块的位置摆对，能省掉后期大量无效返工。
九、跨层次的 PDN：不只是芯片内的事
严格说电源分配网络从电池一直延伸到晶体管栅极，每一级都有阻抗、电感和电容，必须整体看待：
| 层次 | 主要元件 | 管的时间尺度 |
|---|---|---|
| 板级 | 电源平面、大电解/陶瓷电容、PMIC 输出 | 微秒~毫秒（负载阶跃、电池响应） |
| 封装 | 基板平面、键合线/凸点、封装内电容 | 纳秒~几十纳秒 |
| 片上 | 电源条/网格、通孔、单元 rail、decap | 皮秒~纳秒（时钟沿尖峰） |
一个经典的系统级事故是：板级电源看着很稳（示波器在 PMIC 输出端测），芯片内部却在时钟沿后欠压复位——因为中间隔着封装电感和片上电阻，远端测点看不见片上的坑。反过来，在芯片旁堆满板级电容，对皮秒级尖峰帮助有限（电感隔住了）。这就是PMIC 篇强调「多级电容金字塔」的原因，也是封装选型（凸点数量、是否允许封装内电容）会反过来约束芯片 PDN 的原因。
十、给入门者的记忆锚点
- PDN 是芯片里唯一「面积越大性能越好」的结构：它的性能就是低电阻。
- IR-Drop 看总电阻，EM 看瓶颈电流密度，两件事要分别签。
- 主干道（顶层粗条）送电，毛细网（低层密网格）配电，通孔阵是把它们焊在一起的铆钉。
- decap 是借电荷不是造电荷：能填高频坑，填不了长期亏电，还要付面积和漏电。
- floorplan 阶段不定好电源规划，后期再补事倍功半。
十一、为什么先进工艺让 PDN 越来越难
工艺每往前走一代，PDN 的设计空间都在收紧：金属线更窄更薄导致单位长度电阻上升，而晶体管电流密度和工作频率反而提高，单位面积电流需求变大；更低的核压让固定毫伏级压降的占比上升；三维集成和先进封装把供电路径藏得更深、发热更集中。结果是电源金属占比、decap 面积、封装凸点密度在现代大芯片上持续走高，电源完整性从「后端检查项」变成架构早期就要参与的协同设计约束——这也是为什么「降电压省电」不再是免费午餐：每一代工艺省下来的电压余量，都被 PDN 和时序裕量的诉求要回去一部分。
这一篇在知识体系里的位置
- 上游：IR-Drop 直觉提出问题，电源门控、电源域、UPF定义域与开关，功耗分析提供功耗地图。
- 本片：PDN 作为物理实体——环、条、网格、轨道、通孔、decap、虚拟电源——以及 IR/EM 双签核。
- 下游：实现流程见芯片物理设计与低功耗设计全流程，更宽的封装/板级视角见封装与 SI/PI，时钟网络这个最大「动态负载」在时钟树功耗直觉展开，测量手段见《功耗怎么测》。
一句话：信号网络负责「算得对」，电源网络负责「有本钱算」。它平时沉默、占资源、不产生功能，但一旦设计不足，就以压降、噪声和几年后的电迁移失效集中讨债。
总结
PDN 是把供电引脚电流送到每个晶体管的金属系统，由顶层电源环/宽条、中层正交网格和 via farm、底层单元行 rail 分层组成，靠「主干道低阻送电、毛细网并联分流」摊薄电阻；它占 10%~20% 布线资源是因为 IR-Drop（看整条路径总电阻，靠网格并联治）和电迁移 EM（看最细瓶颈电流密度，靠加宽加通孔治）两个独立硬约束，必须分别签核。门控域经 header 把常通网变成虚拟电源，decap 只借高频电荷、要付面积和漏电、且必须多级金字塔搭配，因此电源规划必须在 floorplan 阶段按功耗图定死。