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Vivado 位宽/类型不匹配（width mismatch、sizing warning）速查 ​

更新时间：2026-10-22。FAQ 速查页，面向 FPGA 入门 阶段第一次看到综合日志里满屏 WARNING 的同学。位宽的底层语义（补零、符号扩展、截断）建议先读 Verilog 数据类型与位宽，本篇只回答一个工程问题：Vivado 报出位宽/类型不匹配时怎么定位、怎么修干净。

本文要回答的问题 ​

  • 综合没有 ERROR，只有一堆 width mismatch WARNING，为什么上板后数据就是错的？
  • 同样的赋值，为什么低位被截断、高位被补零，规则到底按谁的位宽算？
  • signed 信号和普通总线比较结果莫名其妙，问题出在哪？
  • 裸写的常量 10、255 和 4'd10、8'd255 在硬件语义上有什么差别？
  • 模块例化端口位宽对不上、parameter 化设计索引越界，怎么快速收敛？

一、报错原文长什么样：先认清「多数只是 WARNING」 ​

位宽类问题和语法错最大的区别是：RTL 完全合法，Vivado 通常不会硬拦你。综合日志里它绝大多数以 WARNING 出现，仿真 xelab/xsim 阶段则叫 sizing warning。工程名、模块名均为占位：

text
WARNING: [Synth 8-xxxx] assignment width mismatch: RHS is 16 bits, LHS is 8 bits. Upper bits will be truncated. [/proj/demo/rtl/demo_top.v:87]
WARNING: [Synth 8-xxxx] port connection width mismatch: formal port <rdata> is 8 bits, actual expression is 16 bits. [/proj/demo/rtl/demo_top.v:120]
WARNING: [XSIM 43-xxxx] Value too wide for selector, truncated. [/proj/demo/rtl/uart_rx.v:45]
ERROR: [VRFC 10-xxxx] expression has no size; use a sized literal [...]

注意两点。第一，只有少数极端写法（如完全无位宽的裸表达式参与某些上下文）会升级成 [VRFC 10-xxxx] ERROR；日常 90% 的场景是 WARNING——WARNING 不是「可以忽略」，而是 Vivado 已替你做了一个静默决定：窄端截断、宽端补零（无符号）或符号扩展（有符号）。这个决定常常不是你的设计意图，于是表现为「综合通过、仿真波形在某个点突然变小或变负、上板数据错」。

第二，报错文案里三个信息必须读全：左右各是多少位（LHS/RHS bits）、文件行号、发生在赋值还是端口连接。端口类（port connection）要往上层翻，问题在例化处而不在被例化模块内部。

二、四类根因与处置速查表 ​

类别典型报错/现象触发写法处置
赋值左右位宽不等RHS is 16 bits, LHS is 8 bits ... truncated16 位总线赋给 8 位 reg；乘法结果直接赋窄变量加宽 LHS，或显式切片并注释意图
宽端被静默补零仿真里小信号接到大总线，高位恒为 08 位信号赋给 16 位 reg确认是零扩展还是符号扩展，显式扩位
有符号/无符号混用signed 与 unsigned 混合表达式；负数比较恒假signed reg 与无符号阈值比较、进拼接统一 signed，或用 $signed/$unsigned 显式转
裸常量默认 32 位行为与预期不符，warning 指向比较/赋值行cnt > 255、`define 文本替换的无尺寸常量常量一律带显式位宽与基数
例化端口位宽对不上port connection width mismatch总线加宽后漏改例化；parameter 两处取值不同对齐端口与连线，parameter 只留一个源头
参数化索引/数组越界selector too wide、索引取到数组外$clog2 结果位宽与地址线不一致用 localparam 统一派生位宽，核对索引范围
隐式 1 位线网信号行为像 1 位、高位全丢拼错信号名被隐式声明成 wire显式声明，开 `default_nettype none

三、分诊决策：从一行 WARNING 收敛到修法 ​

fpga/beginner/ts-vivado-mismatch-width-type.md D2 示意图

读这张决策图抓住一条主线：红色入口是日志现象，两个蓝色节点是排查动作——先把 WARNING 文案读全，再按四类对号入座；橙色是两类修复出口，位宽类与符号类修法不同，不能混着改；绿色节点要求重新综合并把波形拉到截断点核对。走完绿色节点的标准是「同类 warning 归零」，不是「ERROR 没了」——位宽问题本来就很少报 ERROR，只看红色报错会把它们全部漏过。

四、四类根因逐条展开 ​

1. 左右值位宽不等：截断与补零都是静默的 ​

verilog
reg [7:0]  cnt;
reg [15:0] data;
always @(posedge clk)
    cnt <= data;          // 16 位赋给 8 位，高 8 位被丢弃，综合只给 WARNING

Verilog 的规则是：运算按操作数中最宽的位宽进行，赋值时再按左值位宽截断或扩展。上例加法/连线先按 16 位成立，落进 8 位寄存器时高位直接丢掉。反向（窄赋宽）时无符号数高位补零，有符号数做符号扩展。确需丢弃高位时，写成显式切片让意图可见：cnt <= data[7:0];。乘法是重灾区，两个 8 位相乘结果应为 16 位，先用宽中间变量接住再取舍。

2. 有符号与无符号混用：隐式规则最反直觉 ​

verilog
logic signed [11:0] coef;
logic        [11:0] th;
if (coef > th) ...                 // 混用：整个表达式按无符号求值，负数比较恒假
if ($signed(coef) > $signed(th))   // 显式统一为有符号，语义才确定

Verilog 规定，表达式里只要有一个无符号操作数，整体就按无符号运算；把 signed reg 放进普通总线的拼接、再进 always @(*)，也可能被隐式当成无符号。系统性的讲法见 Verilog 有符号与无符号辨析。工程上的保守做法是：涉及负数的信号在模块内统一声明 signed，跨符号边界只用 $signed/$unsigned 显式转，绝不依赖隐式规则。

3. 裸常量默认 32 位：255 和 8'd255 不是一回事 ​

verilog
if (cnt > 255)  ...    // 255 是 32 位无符号常量，表达式按 32 位求值
if (cnt > 8'd255) ...  // 显式 8 位，比较在位宽上与 cnt 对齐

不带尺寸的整数字面量一律按 32 位有符号数处理，在比较、条件表达式和参数推导里会悄悄拉宽整个表达式的运算位宽。宏定义还有一层额外的坑：`define W 12 是纯文本替换，替换点没有位宽概念，reg [W-1:0] 能用是因为它出现在声明里；拿宏直接当值参与运算时同样要补显式尺寸。规则很简单：除了 0 这种纯 0/1 场景，常量一律写全「位宽 + 基数 + 值」。

4. 例化端口位宽对不上：问题在例化处 ​

verilog
wire [15:0] rdata;
uart_rx u_rx (
    .rdata(rdata),      // uart_rx 端口声明为 output [7:0]，高 8 位悬空/截断
    /* ... */
);

这类 port connection width mismatch 最常见于总线加宽的重构：改了底层模块端口，漏改上层例化的连线声明，或同一个 parameter 在两个文件里各定义一次、取值不同。修法是让端口与连线引用同一个 parameter 源头，而不是手填两处魔数。模块本身找不到属于另一类问题，见 Vivado 模块找不到；文件没加进工程导致的连锁报错见 Vivado 未定义符号。

五、参数化设计的三个派生坑 ​

parameter/localparam 化的模块里，位宽不再是手写数字，派生关系本身会出新问题。其一，$clog2(DEPTH) 的结果建议用 localparam integer 接住，再由它统一派生地址线宽度 [AW-1:0]，不要在多处分别调用、各自推导。其二，数组索引必须落在声明范围内，用窄地址线索引深数组会被静默截断寻址，selector too wide 的 WARNING 就是它。其三，例化时 parameter 改写（#(.W(16))）后，内部按新 W 推出的位宽与外部连线仍按旧宽度声明，是端口不匹配的隐蔽变体——parameter 只在一个地方定义，所有位宽由它派生，这一类 warning 会整片消失。

六、定位与 warning 归零流程 ​

  1. 综合跑完打开 Messages 面板，按 [Synth 8- 过滤，不要只看红色 ERROR；仿真侧在 xelab 日志里搜 sizing、truncated。
  2. 逐条记录文件行号回源码，先确认左值、右值、端口、常量各自的位宽与符号性，再决定修法。
  3. 波形定位：在 testbench 里给可疑信号喂边界值（全 1、负数、超过窄端范围的值），波形上第一个出现 X 或数值跳变的点就是截断/混用处。
  4. 保守旁查：同一份 RTL 可用开源工具链加严告警交叉验证，如 Yosys 位宽不匹配告警 与 Verilator WIDTH 告警，它们对宽度问题的告警默认比 Vivado 更积极，只作旁证、以 Vivado 复测为准。
  5. 修复后重新综合与仿真，验收标准是本类 WARNING 全部消失，而不是变少。

七、预防清单 ​

  • 端口、连线、寄存器全部显式位宽；常量写全尺寸与基数，review 时裸数字一律追问。
  • parameter 只定义一次，localparam 负责派生；位宽宁可宽一级用中间变量接，也不依赖截断。
  • 模块内有符号语义统一声明，跨边界只走显式转换；文件头加 `default_nettype none 防隐式 1 位线网。
  • 把「每条宽度 WARNING 必须归零或写明显式切片意图」列入代码评审清单；语法层面为什么根本过不了编译，见 Vivado 语法解析报错速查。

这一篇在知识体系里的位置 ​

本篇是 FPGA 工具报错速查簇的一员，面向 beginner 阶段的综合/仿真告警处置；上游概念是 Verilog 数据类型与位宽 与 Verilog 有符号与无符号辨析，同工具姊妹篇包括 Vivado 语法解析报错速查、Vivado 模块找不到、Vivado 未定义符号；想用开源工具做加严旁查，见 Yosys 位宽告警 与 Verilator WIDTH 告警。

一句话总结 ​

Vivado 位宽/类型不匹配绝大多数是不拦流程的 WARNING，本质是工具替你做了截断、补零或符号扩展的静默决定：按「读全 LHS/RHS 位宽与行号 → 归入赋值截断、符号混用、裸常量 32 位、例化端口四类 → 显式切片扩位或 $signed 显式转换 → 重新综合仿真并让同类 WARNING 归零」的流程处置，预防靠位宽全显式、常量带尺寸、parameter 单一源头、有符号统一声明四条编码纪律。