FinFET 与 GAA：从鳍片三栅包围到纳米片四面环绕的 3D 器件结构
更新时间：2026-09-25。在 CMOS 制造流程 FEOL 一篇里，我们看到的晶体管还趴在硅片表面：栅极像一只手掌，只从上方按着一条平面沟道。那个结构在 28nm 之前工作得很好，再往下却被漏电逼进了死胡同。业界的答案不是把平面结构再修一修，而是把沟道竖起来、让栅极从三面包围（FinFET），继而把沟道切成一片片水平薄片、让栅极从四面环绕（GAA）。这一篇专门讲这两代 3D 器件的结构本身：包围方式怎样变、尺寸账怎样算、驱动电流靠什么旋钮调节，以及再往后的 CFET。产业层面的得失在 FinFET 与 GAA 对先进节点的影响 展开，节点命名的背景可先读 摩尔定律与工艺节点。
本文要回答的问题
- 平面晶体管缩到 20nm 上下为什么会漏电失控？把栅氧磨薄、把沟道掺杂调高，为什么都救不回来？
- FinFET 把沟道竖成「鳍片」之后，栅极的控制力具体强在哪里？三栅包围比单面控制多出了什么？
- 鳍片的高度、厚度怎样换算成有效沟道宽度？为什么设计里用「鳍片数」而不是沟道宽度来调驱动电流？
- GAA（nanosheet/nanoribbon）怎样实现四面包围？纳米片宽度和堆叠数为什么能取代鳍片数，成为新的调节旋钮？
- CFET 路线要解决什么问题？从平面到 FinFET、GAA 再到 CFET，代际工艺差异的主线是什么？
一、平面晶体管的尽头：栅极按不住越来越短的沟道
先回到 MOS 管的基本工作方式。栅极隔着一层极薄的氧化层，用电压控制下方沟道的通断：理想情况下，栅压撤掉，沟道就该彻底夹断，电流为零。在 逻辑门与晶体管 讨论的微米、亚微米时代，这近似成立。问题出在沟道长度不断缩短之后。
当栅长（gate length）缩到几十纳米，沟道两端的源极和漏极靠得太近，局面就不再由栅极一家说了算了。漏端加着电压，它的电场会沿着沟道一路渗透，替栅极「预先」把沟道里的势垒压低。于是出现两类典型的失控现象：
- 阈值电压随沟道长度下跌（Vt roll-off）：沟道越短，漏端电场帮忙越多，管子在更低的栅压下就导通了，同一块芯片上不同沟道长度的器件阈值对不齐；
- 漏致势垒降低（DIBL，Drain-Induced Barrier Lowering）：漏端电压直接抬高关态电流，表现为栅压为零时器件仍漏个不停，即短沟道效应（SCE，Short-Channel Effect）。
衡量栅极控制力还有一个更根本的指标：亚阈值斜率（SS，Subthreshold Swing），它描述栅压每变化一定数值、关态电流能压低多少倍。室温下斜率的理论极限约 60mV/decade，平面器件因为沟道背面贴着体硅、电场会漏进衬底，实际做到 80~100mV/decade 就不错了——这意味着阈值以下的电流「尾巴」拖得很长，待机漏电随节点缩小指数上升。
工程师先尝试在平面结构内部补救：把栅氧从几十纳米一路磨到 1.2nm，让栅极离沟道更近；又用沟道注入（halo、pocket 注入）在源漏两侧筑起反向掺杂的堤坝。但两条路同时撞墙：氧化层薄到几个原子层后，电子直接隧穿过 SiO₂，栅极自身漏电大到无法接受；沟道掺杂越调越高，载流子被杂质散射，迁移率明显下降，且掺杂原子数少到呈现统计涨落，器件之间一致性崩坏。45nm 节点引入高 K 金属栅（HKMG）用 HfO₂ 等效加厚了栅氧，缓解了隧穿，但栅极只从单面控制沟道这个几何缺陷依然存在。真正的出路必须改变几何：让栅极不只从上面，而是从多个方向把沟道抱住。
二、FinFET：把沟道竖成鳍片，栅极三面包围
FinFET（Fin Field-Effect Transistor，鳍式场效应晶体管）的想法可以追溯到 1990 年代的器件研究，量产则由 22nm 节点开启。结构上的改动一句话：不再在硅表面平面刻出沟道，而是先刻出一排薄薄竖立的硅片——鳍片（fin），让栅极横跨在鳍上，把鳍片的顶面和两个侧面都包住。
对照这张结构演进图读三个要点。其一，鳍片的两个侧面成为主要的导电面。沟道载流子沿着鳍片的高度方向、在两个侧表面附近流动，栅极在两侧同时施加电场，相当于对沟道左右夹击；顶面再补一道，形成三栅（tri-gate）包围。其二，鳍片坐落在 STI 氧化层之上，沟道与体硅之间被绝缘层隔开，漏端电场再也无法顺着衬底从沟道背后渗透——这是 DIBL 和 Vt roll-off 被显著压低的直接原因。其三，鳍片很薄，典型厚度在先进节点只有 6~8nm，栅极两侧的电场在鳍片中央就能汇合，整片沟道都处在栅极的势力范围内，关态时夹得很干净。
几何改变带来的收益直接反映在数字上：量产 FinFET 的亚阈值斜率可以做到接近 70mV/decade，比平面器件低一截；同样漏电预算下阈值电压可以设得更低，或者反过来，同样性能下待机功耗成倍下降。再加上鳍片应变工程和金属栅功函数调节，FinFET 让晶体管在 22nm 之后又扎扎实实缩了四五代。值得强调的是，FEOL 流程 里那条「先造栅、后以栅为挡罩自对准造源漏」的骨架并没有作废，只是栅极从平铺的线条变成了跨在鳍上的三维结构，沉积栅极叠层时需要用 ALD 把高 K 介质和金属共形地送进又深又窄的鳍间缝隙。
三、鳍片的尺寸账：高度、厚度与「数鳍片调电流」
3D 结构改变了驱动电流的计算方式。平面器件的导通电流正比于版图上画的沟道宽度 W：想要更大的电流，就把晶体管画宽。FinFET 里沟道宽度不再是一个平面数字，而要沿鳍片的截面周长来算。
单片鳍片提供的有效沟道宽度近似为：
W_eff ≈ 2 × H_fin + T_fin
其中 H_fin 是鳍片高出 STI 的高度，T_fin 是鳍片厚度。两侧壁各贡献一份高度，顶面贡献一份厚度。由于实际工艺中顶面常被栅极覆盖处的边角效应削弱，部分厂的模型只计 2H_fin 或在 2H_fin 上加一个折减系数。以 7nm 一代的典型尺寸估算：鳍片厚约 6nm、高约 50nm，单片鳍的有效宽度约 100nm 量级——也就是说，一个版图上只占几十纳米的器件，电学上却「相当于」近百纳米宽的平面管。
更重要的调节旋钮是鳍片数。一个晶体管可以让栅极横跨 1 片、2 片、3 片甚至更多彼此平行的鳍片，所有鳍片的源漏端连在一起，电流近似按鳍片数成倍叠加：
W_total ≈ N_fin × (2H_fin + T_fin)
于是标准单元库里驱动能力的离散化从平面时代的「宽度连续取值」变成了「鳍片数取整数」：反相器的 NMOS 常见 2~3 鳍、PMOS 视迁移率差异取 2~4 鳍，要更大驱动就整鳍地加。这给数字后端一个很硬的约束——晶体管尺寸台阶变粗，单元高度也被鳍片间距（fin pitch）栅格化，整片晶圆厂只需把一种尺寸的鳍片做到极致，电路多样性靠「拼数量」而不是「造多种宽度」实现。
鳍片自身的尺寸则是工艺厂的核心竞争力。鳍片太厚，栅极电场够不到中央，短沟道效应回潮；太薄，单片鳍提供的电流太小、源漏电阻占比上升，且刻蚀出高而不弯、宽窄一致的鳍片极难。鳍片越高，单片鳍电流越大，但高宽比夸张的硅墙容易倒伏、相邻鳍片还可能在应力下粘连。因此每一代 FinFET 工艺的演进，本质上都是在 EUV 与自对齐多重曝光支持的更紧鳍片间距下，重新平衡这三个数字。到了 5nm、3nm 一代，鳍片间距压到三十纳米以内，继续靠「加高鳍片」或「塞更多鳍片」换电流的空间基本耗尽。
四、GAA：把鳍片切成水平纳米片，让栅极四面环绕
GAA（Gate-All-Around，环绕栅极）把「包围」逻辑推到极致：沟道不再是一整条竖墙，而是几层彼此隔开、水平悬浮的薄片，栅极从上下左右四面把每一片完整包住。三星称其结构为 MBCFET（Multi-Bridge Channel），英特尔在 20A/18A 节点的商品名为 RibbonFET，业界通称 nanosheet（纳米片）；片宽较窄的变体称 nanoribbon（纳米带），二者结构同源。
制造思路的关键是一场「先叠后释」的替换。FinFET 是从硅片上直接刻出鳍，GAA 则在衬底上用外延交替生长 Si/SiGe 超晶格——比如三层硅夹两层硅锗，再把这叠层雕成类似鳍片的竖墙、先在两端做出带内台阶（inner spacer）的源漏；随后用对 SiGe 高选择比的刻蚀液从两端把硅锗层从内部掏空、只留下几层悬空的硅纳米片；最后用 ALD 把高 K 介质和金属栅灌进纳米片之间所有缝隙，栅极于是填满每片沟道的四周。源漏两端靠内台阶与栅极绝缘，垂直堆叠的多层沟道共享同一对源漏。
对照前面的演进图，从「三栅」到「四面环绕」的量化差别很清楚：FinFET 的鳍片底面与 STI 相接，严格说那一面不受栅极控制，鳍片中央多少残留一条控制较弱的脊线；GAA 把这条最后的脊线也切断，沟道截面的每一个边界都贴着栅极。结果是等效的「静电完整性」更优：同样漏电指标下，GAA 允许沟道物理尺寸做得更大、掺杂更低，短沟道控制不再像 FinFET 那样极度依赖把鳍片削薄。这也是为什么 FinFET 在 3nm 附近逼近物理极限，而 GAA 被选为 2nm 一代的基础结构——三星 3nm GAE/GAP 率先以 GAA 量产，台积电 N2 与英特尔 20A 相继转入纳米片。
GAA 顺带解锁了 FinFET 给不了的自由度。FinFET 的鳍片宽度由刻蚀定死，电路厂只能数鳍片；GAA 的纳米片宽度由光刻定义，可以在同一工艺里按器件需要做出宽片和窄片，配合每堆 2~4 片的堆叠数（典型为 3 片）连续地调节驱动能力。代价是工艺复杂度显著上升：SiGe 选择性释放不能伤硅片分毫、纳米片间隙只有十来纳米却要把多层金属栅无空隙填满、片间悬空结构在应力下的形变也必须建模。
五、四代结构对比：包围面、宽度账与代际工艺
把平面、FinFET、GAA 和更下一代的 CFET 放在一张表里，最能看清「3D 化」这条主线的三个层次：沟道竖起、沟道悬空、器件对叠。
| 维度 | 平面 MOSFET | FinFET | GAA 纳米片 | CFET（路线中） |
|---|---|---|---|---|
| 栅极包围方式 | 仅顶面单面 | 顶面 + 两侧，三栅 | 上下左右四面环绕 | 同 GAA，且上下两管共享栅 |
| 沟道形态 | 硅表面平面沟道 | 竖立鳍片，落在 STI 上 | 水平悬浮纳米片堆叠 | NMOS/PMOS 上下垂直对叠 |
| 有效宽度 | 版图宽度 W | N_fin×(2H_fin+T_fin) | N_sheet×2(W_sheet+T_sheet) | 同 GAA，占地近乎减半 |
| 驱动电流旋钮 | 连续沟道宽度 | 鳍片数（整数台阶） | 纳米片宽 + 堆叠数 | 同 GAA，布线三维化 |
| 短沟道控制 | 弱，漏电失控 | 强 | 最强 | 强 |
| 代表量产/节点 | 28nm 及以前 | 22nm 至 3nm（N3、N5 等） | 三星 3nm、台积电 N2、Intel 20A | 研究/路线图阶段 |
表中 GAA 的有效宽度按每片纳米片的截面周长计算：薄片厚度 T_sheet 很小，W_eff 主要由片宽 W_sheet 决定，一个器件堆叠 N_sheet 片即按层叠加。对比 FinFET 与 GAA 的宽度账，能看出两代工艺调节哲学的差别：FinFET 加高鳍片的自由在早期就被工艺锁死，实际可调的只有鳍片数，电流台阶粗；GAA 片宽是光刻量，可以按标准单元高度灵活放片，片数与片宽两个维度组合，在同样的单元 footprint 里能提供更平滑的驱动档位，且加宽纳米片不牺牲栅极控制力——换成 FinFET，鳍片加厚立刻漏电。
代际差异还体现在单元架构上。FinFET 时代标准单元高度从 10 轨鳍片栅格一路压到 6 轨以下，靠的是鳍片间距与接触层局部互连；GAA 因器件尺寸不再被鳍片宽绑架，单元收缩重新获得空间，配合背面供电（BSPDN，如英特尔 PowerVia、台积电在 N2P 之后引入）把供电网络挪到硅片背面，正面全部让给信号线。换句话说，2nm 一代的真正卖点是「GAA 器件 + 背面供电」的组合，而非纳米片单独的功劳，产业影响的详细分析见 FinFET 与 GAA 对先进节点的影响。
六、CFET 与之后：把 NMOS 和 PMOS 也叠起来
GAA 把单个器件的静电控制做到了头，但标准单元的面积还有一块大头：CMOS 总由一对 NMOS 和 PMOS 组成，两个管目前仍并排摆在硅片上，中间隔着隔离与布线。CFET（Complementary FET，互补堆叠晶体管）的设想是把这对管子也三维化：在同一组纳米片堆叠里，上层做一种导电类型、下层做另一种，NMOS 直接坐在 PMOS 头顶（或反过来），两者共享同一根栅极。
这张演进图的横轴是「包围与堆叠的层级」。读图抓住面积账：CFET 里反相器的两个管投影 footprint 几乎重合，标准单元面积有望在 GAA 基础上再降近一半，互连长度也随之缩短；共享栅还省掉了 N 管与 P 管栅极之间的布线。各厂普遍把 CFET 放在 GAA 加一两代背面供电之后，作为 14Å（埃米命名）附近的候选结构。
工程难度同样是另一个量级。上下两类器件要分别外延、分别释放、分别做源漏和功函数金属，任何一层的热工艺都不能伤到已经做好的另一管；纳米片间的栅极还要在 N/P 交界处实现功函数的电隔离，刻蚀和沉积都在倒悬的深缝里完成。业界也在评估折中路线，如先做相邻器件的垂直堆叠（3D 堆叠晶体管）再过渡到完整 CFET，为的是把异质键合、深缝刻蚀等难题分阶段消化。
回看整条路线：平面时代的困局是栅极控制力不足，FinFET 用三面包围把沟道竖起，GAA 用四面环绕把沟道悬空并换回片宽自由度，CFET 则要把器件本身成对叠起。每一步都不是简单的尺寸缩小，而是用更复杂的三维结构，继续兑现 摩尔定律 的性能承诺。
这一篇在知识体系里的位置
- 想看平面器件的完整制造顺序、理解本篇反复引用的「自对准栅极」骨架 → CMOS 制造流程 FEOL；
- 想看 FinFET 与 GAA 在成本、良率、EDA 与设计规则上的产业影响 → FinFET 与 GAA 对先进节点的影响；
- 想理解节点命名为什么与物理栅长脱钩、「7nm/3nm/2nm」到底指什么 → 摩尔定律与工艺节点；
- 想从电路端回看这些器件怎样组成门电路 → 逻辑门与晶体管。
总结
FinFET 与 GAA 的演进史，就是栅极对沟道的包围史：平面晶体管单面控制在短沟道下漏电失控，FinFET 把沟道竖成鳍片实现顶面加两侧的三栅包围、以鳍片高度和鳍片数（W_eff≈N_fin×(2H_fin+T_fin)）量化驱动电流；GAA 再把鳍片切成水平悬浮的纳米片，让栅极四面环绕，并以纳米片宽度加堆叠数取代鳍片数成为更平滑的调节旋钮，配合背面供电支撑 2nm 一代；此后 CFET 将 NMOS 与 PMOS 垂直对叠，把三维化从单个器件推进到器件对——每一代都是用更彻底的包围与堆叠，换取继续微缩的空间。