片上 SRAM 控制器/宏接口：时序、宽度适配、ECC 与 bank 冲突
更新时间：2026-09-19。前置：SRAM 单元与灵敏放大器、存储器推断、存储器分块交叉。本文站在「数字逻辑怎么安全地用一个 SRAM 硬宏」的接口视角。
本文要回答的问题
- 同步 SRAM 宏的标准端口和一拍读写时序是什么？
- 单端口、简单双口、真双口差别和冲突如何处理？
- 位宽适配、字节写、ECC 在哪一层做？
- 什么时候该例化编译宏、什么时候让工具推断？
一、同步 SRAM 端口与时序
最常见的同步单端口 SRAM（single-port）端口：
bash
clk
CEN (chip enable,低有效；时钟门控省电)
WEN (write enable；有的宏另有 GWEN 全局写 + BWEN 字节写)
A [AW-1:0] 地址（寄存）
D [DW-1:0] 写数据（寄存）
Q [DW-1:0] 读数据（寄存/输出）典型同步读（registered output）：在第 N 拍给地址和 CEN=0、WEN=1，第 N+1 拍 Q 上出现该地址数据（1-cycle latency）；写：第 N 拍给地址+数据+WEN=0，沿触发写入。和异步/组合读不同，所有动作对齐 clk，便于 STA 收敛。
bash
clk ┌─┐ ┌─┐
A < addr0 >< addr1 >
CEN 0(使能)
Q <d0(下一拍)> <d1>控制器要把上游（可能是 AXI/AHB 或用户接口）的请求寄存一拍对齐这种 latency，并用 ready 反压（见 valid/ready）。
二、端口类型与多端口仲裁
| 类型 | 端口 | 冲突 |
|---|---|---|
| 单端口 SP | 一组 addr/w/data，不能同时读写 | 同口读写需串行仲裁 |
| 简单双口 SDP | 一个只读口 + 一个只写口 | 可同时 1 读 1 写；同地址写读语义需定义（写透/bypass） |
| 真双口 TDP | 两个完整读写口 | 同地址同时写/读写可能冲突，需仲裁或用户保证 |
- 真双口同地址一写一读：可能读到旧值/新值甚至亚稳态（取决于宏和时钟同步性），常加「写旁路（write-forward/bypass）」逻辑让同周期写读返回新值。
- 两端口异步（不同时钟）访问同一宏本质是跨时钟域，需要特殊的「two-port、异步」SRAM 或在外部加仲裁/异步 FIFO（见 异步 FIFO），不能把普通同步 TDP 当异步双口用。
- 多请求者（CPU+DMA）访问同一存储体时，控制器内做仲裁（见 round-robin 仲裁）。
三、位宽适配与字节写
- 宏位宽固定（如 32/64），上游更宽/更窄访问要做拼接/拆分（窄写读-改-写或用字节写掩码），与 Stream 位宽适配类似。
- 字节写使能（byte enable / write mask BWEN）：按字节/半字使能写入，避免 read-modify-write；控制器把 AXI WSTRB 映射到宏的字节写。
- 非对齐访问要拆成对齐的多次访问。
四、ECC：在数据进宏前加校验位
大容量/车用/服务器 SRAM 常配 ECC（见 Hamming/ECC）：
bash
写: 数据 ─► ECC 编码 ─► 存入 [data + check bits]（更宽的宏或并列宏）
读: [data+check] ─► 校正/检错 ─► 修正数据 + 中断(single/double error)- SECDED（单纠正双检测）：单位错误透明纠正并报中断，双位错误上报不可纠正。
- ECC 位要和数据一起写入同一宏（宏位宽 = 数据位+校验位），不能分开存导致时序/原子性问题。
- 初始化时要把存储写已知值（ECC 一致），否则上电随机校验位导致假 ECC 错误。
- ECC 编码/解码在关键读路径增加延迟，可能要多插一拍流水。
五、低功耗、retention 与多 bank
- CEN 时钟门控：无访问时禁能宏省动态功耗；控制器只在有请求时拉 CEN。
- Retention（保持）：很多 SRAM 宏支持低电压保持模式（sleep/shutdown + retention VDD），进低功耗时切到保持电源保持内容，见 电源域保持/隔离、低功耗模式。
- 多 bank/分块：大容量拆 bank 以降功耗、提频率、支持并行，见 存储分块与交叉；同 bank 冲突要排队，跨 bank 可并行。
- 例化 vs 推断：高性能/带 ECC/retention/特殊时序通常例化 foundry 编译宏（Memory Compiler 生成，配 liberty 时序模型）；普通行为存储可让综合工具推断（推断规则见 存储器推断），但工具推断不出编译宏的 ECC/bist/retention 特性。MBIST/修复接口见 MBIST/BISR。
六、常见的坑
- 把同步读当组合读：按异步 SRAM 假设当拍出数据，逻辑差一拍。
- 真双口同地址冲突未处理：同时读写读到 X/亚稳；需 bypass 或约束。
- 同步宏用于异步双时钟：普通 TDP 不保证跨域，要用异步双口宏或异步 FIFO。
- 字节写掩码映射错：WSTRB 与 BWEN 极性/位序错，写坏相邻字节。
- 位宽/非对齐拆分错：窄写用读改写时未原子化或漏掩码。
- ECC 上电未初始化：随机校验位触发虚假单/双位错误。
- ECC 位与数据分开存：非原子，纠正逻辑失效。
- 读路径没留 ECC 解码周期：频率上不去或时序违例。
- CEN/门控时序错：该使能未使能丢访问，或长期使能费电。
- retention 进出序列错：未按宏要求先停时钟/隔离，恢复后内容损坏。
- 多 bank 冲突假设全并行：同 bank 访问未仲裁导致数据错。
- 行为模型与编译宏行为差：仿真推断 RAM 和硅上宏的写读/X 行为不一致，门级才暴露。
相关与延伸
单元电路见 SRAM 单元；编码风格见 存储器推断；并行结构见 存储分块；ECC 见 Hamming；测试见 MBIST/BISR；跨域见 异步 FIFO。
总结
片上同步 SRAM 宏以「clk+CEN/WEN+寄存地址/数据+下一拍出 Q」的一拍流水接口工作，单端口要串行仲裁、真双口同地址读写需写旁路或约束、跨时钟必须用异步双口宏/异步 FIFO；控制器在上层做请求寄存与 valid/ready 反压、AXI WSTRB 到字节写的映射和位宽/非对齐拆分，ECC 则在进宏前编码、读出后 SECDED 纠正（且必须初始化），大容量靠多 bank 并行与 retention 省电，关键设计直接例化 Memory Compiler 宏而非依赖推断——同步读差一拍、真双口冲突、ECC 不初始化和把同步宏当异步用是四大坑。