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功耗从哪来：用一个 CMOS 反相器推导出 P=α·C·V²·f ​

更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 01 篇。上一篇《为什么芯片要拼低功耗》讲清了「为什么必须省电」，这一篇回答「电到底从哪个物理过程里被耗掉」。我们不背公式，而是从一个最基础的 CMOS 反相器把整条因果推出来——看懂这一个门，就看懂了整颗芯片几千万到几十亿个门的耗电方式。术语补充可读芯片设计域枢纽《芯片功耗从哪来》。

本文要回答的问题 ​

  • 数字芯片只有 0 和 1，为什么在「算 0/1」的过程中会耗电？
  • 著名的 P=α·C·V²·f 每一项是什么意思，为什么电压是平方？
  • 除了「翻转充电」，还有哪几笔功耗（短路、漏电）？
  • 为什么晶体管越小，「关机也耗电」的漏电反而越严重？
  • 这条公式如何直接预言了所有省电手段？

一、最小模型：一个反相器 + 一个负载电容 ​

考虑一个最简单的 CMOS 反相器：上拉是一个 PMOS、下拉是一个 NMOS，输出端 Y 接着下一级门的输入和一段连线。把下一级的输入电容和连线电容等效成一个负载电容 C（这是数字电路里最重要的近似之一）。

bash
        VDD
         │
       PMOS（输入为低时导通，给 C 充电）
         │
输入 A ──┤              ┌──── 输出 Y
         │             │
       NMOS（输入为高时导通，让 C 放电）
         │             │
        GND           负载电容 C（下一级 + 连线）
                       │
                      GND

稳态时这个门几乎不耗电：

  • 输入稳定为低：PMOS 导通、NMOS 关断，Y=1。电容 C 上电压是 VDD，但没有电流通路（理想情况下），不从电源取电流；
  • 输入稳定为高：PMOS 关断、NMOS 导通，Y=0。电容放完电，也没有从 VDD 到 GND 的直流通路。

关键直觉：CMOS 数字电路的电，不是在「保持 0 或 1」时耗的，而是在「从 0 变 1、从 1 变 0」的翻转过程中耗的。 这就是动态功耗的根源。

二、推导开关功耗：为什么是 α·C·V²·f ​

看一次 0 → 1 的翻转：PMOS 导通，把负载电容 C 从 0V 充到 VDD。

  1. 电容储存的能量是 E = ½·C·V²（电容储能公式），这部分能量在充电结束后存在 C 上；
  2. 充电电流流过导通的 PMOS，其导通电阻上还会额外耗散同样大小 ½·C·V² 的热能。所以从电源取走的能量是 C·V²，其中一半进了电容、一半变成热；
  3. 接着 1 → 0 翻转，NMOS 导通，电容里存的 ½·C·V² 通过 NMOS 全部以热的形式放掉。

合起来：一个完整的充放电循环（0→1→0），总共把约 C·V² 的能量变成热。 把它乘以「单位时间翻转多少次」，就得到功率。引入两个因子：

  • f（时钟频率）：每秒有多少个时钟周期；
  • α（活动率 / switching activity）：平均每个周期这个节点真正发生翻转（0↔1）的概率，取值 0~1。不是每个周期所有信号都翻，绝大多数节点大部分周期保持不变，所以 α 通常很小。

于是得到整颗芯片动态开关功耗的经典公式：

bash
P_switch = α · C · V² · f
符号名称由什么决定降低它的典型手段
α活动率数据、时钟门控、编码、是否有毛刺时钟门控、操作数隔离、消除毛刺
C负载电容门的尺寸、连线长度、工艺寄生先进工艺缩小器件、缩短连线、缩小单元
V供电电压工艺库、电压域、DVFS 档位降压（平方收益，最猛）、多电压域
f时钟频率性能目标、时钟频率降频、低频档运行

两个必须刻进脑子里的结论：

  1. 电压是平方项：电压降到 0.8 倍，V² 变 0.64 倍；电压减半，动态功耗变四分之一。这就是为什么「降压」是杠杆最大的省电手段，也是 DVFS、多电压域、近阈值设计的根本动机（见《电压与频率》）。
  2. 时钟网络是活动率最高的负载：时钟每个周期都翻转（α≈1），还驱动全芯片海量触发器、连成长线，C 也大。所以时钟树常占芯片动态功耗的两三成，把闲着模块的时钟关掉（时钟门控）收益极高（见《时钟门控直觉》）。

注意区分「能量」和「功率」：降频让每秒功耗（瓦）线性下降，但同一件活要跑更多周期，总能量（焦耳）未必省，真正大砍能量的是降压。这个区别在后续《能量与功率》篇细讲，也是理解「降频到底省不省电」争论的关键。

三、第二笔：内部/短路功耗（翻转那一瞬间的「直通」） ​

上面假设 PMOS 和 NMOS 永远只有一个导通。真实情况是：输入电压从 0 爬升到 VDD（或回落）需要一小段过渡时间，在中间电压区间，PMOS 和 NMOS 会短暂地同时导通，于是出现一条从 VDD 直接到 GND 的窄脉冲电流，称为短路电流（short-circuit current），对应的功耗叫短路功耗 / 内部功耗（internal power）。

  • 它只在信号翻转的过渡瞬间存在，输入边沿慢、输出负载轻时短路时间更长；
  • 在现代标准单元里它通常远小于开关功耗，但不可忽略，标准单元库 .lib 会单独给每个单元的 internal power（内部功耗表），与开关功耗分开计；
  • 因此严谨地说，动态功耗 = 开关功耗（对外部负载 C 充放电）+ 内部/短路功耗（单元内部充放电 + 直通）。

四、第三笔：静态/漏电功耗——「关机」也在耗电 ​

理想 MOS 管关断时电阻无穷大、电流为零；真实纳米工艺里关不彻底，即使时钟停了、信号不翻，仍有几股微小电流一直流，统称漏电流（leakage）：

功耗从哪来：用一个 CMOS 反相器推导出 P=α·C·V²·f 示意图（第 2 张）
  • 亚阈值漏电（subthreshold leakage）：最重要的一笔。MOS 管理论上栅压超过阈值电压 Vth 才导通，但在 Vgs=0（关断）时，沟道里仍有极微弱电流流过。为了让晶体管在低电压下还跑得快，先进工艺不断降低阈值电压 Vth，阈值越低、管子越快，但关断时漏得越多——这是速度与漏电的直接交换。
  • 栅极漏电（gate leakage）：工艺缩到极薄栅氧（几个原子层）后，电子靠量子隧穿越过绝缘层。高 k 介质（HKMG）等工艺就是为堵这笔漏电。
  • 结漏电（junction leakage）：反偏 PN 结的微小电流，通常占比小，但在高温/特殊结构下会上升。

单管漏电极小（纳安甚至更小），但乘以几十亿个管子、乘以大量待机时间，总量就很可观。经验直觉：在 28nm 以下的先进节点，漏电可占到芯片总功耗的两三成甚至更高；温度升高还会让亚阈值漏电指数上升，形成「越热越漏、越漏越热」的正反馈（见后续《功耗与热的耦合》篇）。

这就是「动态 vs 静态」两笔账的分水岭：时钟门控只能止住翻转、省动态功耗，电源一直接着漏电仍在；要灭漏电，必须彻底断电（电源门控）。 这条区别在下一篇《动态功耗 vs 静态功耗》和《低功耗设计直觉》里会反复用到。

五、一张对照表：三笔功耗的「性格」完全不同 ​

维度开关功耗内部/短路功耗静态漏电
何时产生信号翻转、对 C 充放电翻转过渡瞬间只要上电，一直都在
主公式/来源α·C·V²·f过渡时 P/N 同导通I_leak·V
随电压V²（强）与边沿/负载相关随 V、Vth、温度显著变
随频率正比翻转越多越大与频率无关（待机也有）
随工艺缩小单管下降但规模上升一般可控越先进、Vth 越低，越严重
主要省法降压/降频/门控/减翻转改善边沿、合理负载电源门控断电、HVT、体偏置

六、这条公式如何「预言」所有省电手段 ​

低功耗并不需要死记技术名词，它们几乎全是从 α·C·V²·f 和漏电这两项里推出来的：

  • 砍 α → 时钟门控（闲模块不翻转）、操作数隔离、数据编码降低翻转、消除组合毛刺；
  • 砍 V²（杠杆最大） → 多电压域、DVFS 轻载降压、近阈值/亚阈值设计；
  • 砍 f → 低频档、需要多少性能跑多少频率；
  • 砍 C → 用更先进工艺缩小器件与寄生、合理选单元尺寸、布线上缩短长连线；
  • 砍漏电 → 电源门控彻底断电、非关键路径用高阈值单元（HVT）、多阈值库、体偏置。

后续篇章就是把这五条逐一展开。本节只想让你确信：低功耗不是一堆零散技巧，而是同一套物理（电容充放电 + 关不彻底的晶体管）在不同设计层级上的工程应对。

这一篇在知识体系里的位置 ​

总结 ​

一句话总结：稳态 CMOS 反相器几乎不耗电，电是在 0↔1 翻转时产生的——输出对负载电容 C 充电时从电源取走 C·V² 能量（一半存电容、一半在导通管上发热）、放电时电容储能再全部变热，于是把「每次翻转耗能 C·V²」乘以翻转概率活动率 α和每秒周期数频率 f，就得到动态开关功耗 P_switch=α·C·V²·f，其中电压是平方项（降压最省）、时钟因 α≈1 且驱动海量触发器而占动态功耗大头（时钟门控最划算）；动态功耗还要加上翻转过渡瞬间 PMOS/NMOS 短暂同时导通的内部/短路功耗，而纳米工艺下晶体管关不彻底，另有与频率无关、上电就在的静态漏电（阈值电压越低压速度越快但亚阈值漏电越大，外加栅氧隧穿的栅极漏电），先进节点漏电可达总功耗两三成且随温度指数上升；于是时钟门控只能省动态、灭漏电必须电源门控断电，而砍 α（门控/隔离/消毛刺）、砍 V²（DVFS/多电压域）、砍 f、砍 C（先进工艺/布线）、砍漏电（断电/HVT/体偏置）这全套手段，本质都是对同一条充放电与漏电物理在不同层级上的应对。