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电平转换直觉：1.0V 的门为什么不能直接驱动 0.7V 或 1.8V 的门 ​

更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 20 篇。电源域篇讲过，为了省电，一块芯片常常分区域给不同电压：核心逻辑跑 0.7V，要性能的大核给 0.9V，对外接口用 1.8V/3.3V。只要信号从一个电压区走到另一个电压区，就不能拿导线直接连，中间要放一个电平转换器（level shifter）。这一篇讲清直连到底会坏在哪里、转换器做了什么，以及它和上一篇的隔离单元有什么不同。系统地图见低功耗导读。

本文要回答的问题 ​

  • 同样是 0 和 1，为什么 0.7V 域的「1」到了 1.8V 域不算数？
  • 低压驱高压、高压驱低压，分别会出什么问题？
  • 电平转换器长什么样、为什么要接两根电源？
  • 什么时候必须插、什么时候可以省？
  • 它和隔离单元、保持寄存器怎么配合，断电时怎么办？

一、先统一一个事实：0 和 1 是「相对本域电源」的 ​

数字逻辑里没有绝对的「1 伏就是 1」。在 0.7V 域，逻辑 1 约等于 0.7V、逻辑 0 约等于 0V；在 1.8V 域，逻辑 1 约等于 1.8V。判断输入是 0 是 1，看的是它相对于本域 VDD/GND 落在哪。所以同一根线上的 0.7V，在发送侧是合法 1，在接收侧却可能是个「不上不下」的电压——问题就出在这种错位上（电平阈值的基本概念见逻辑门电气特性）。

二、低压驱高压：高电平不够，后级关不断 ​

设 0.7V 域输出 0.7V，直接送进 1.8V 域反相器的输入。1.8V 后级的 PMOS 栅极接到 0.7V、源极接 1.8V，则 Vgs = 0.7−1.8 = −1.1V。对一个阈值约 0.5~0.6V 的 PMOS，栅极只比源极低 1.1V，它没有被充分关断（要接近 Vgs=0 才彻底关）；与此同时 NMOS 因 0.7V 又有些导通。结果两只管子同时微通，从 1.8V 到地形成贯通电流，输出停在非法中间电平、逻辑识别不可靠，还白耗电。

结论：低摆幅「1」不足以在高电压域里被认成可靠的 1，也关不断高压 PMOS。

三、高压驱低压：过驱与栅氧可靠性 ​

反过来，1.8V 域输出 1.8V 直接灌进 0.7V 域门的栅极：0.7V 管的薄栅氧是按约 0.7~0.8V 工作电压设计的，长期承受 1.8V（两倍多）会造成栅氧过应力（overstress），老化加速、阈值漂移，极端情况下直接击穿；同时内部寄生器件可能被意外导通引发闩锁风险。所以高压到低压也不能直连，要把摆幅压下来（器件可靠性背景见 ESD 与 IO 保护）。

跨域方向直连的主要问题后果
低压 → 高压高电平幅度不够，高压 PMOS 关不彻底贯通电流、逻辑不可靠
高压 → 低压栅氧超额电压、过驱老化/击穿、闩锁风险

四、电平转换器：把一种摆幅翻译成另一种 ​

电平转换器是跨电压边界的专用单元，输入是源域摆幅、输出是目的域摆幅，因此它必须同时接两侧电源（源域 VDD 供输入级、目的域 VDD 供输出级），这是它在版图和电源连接上最显眼的特征。

  • 低→高转换器最经典：输入级用源域低压小管接收，输出级常用交叉耦合 PMOS 上拉结构（cross-coupled load），把内部节点一路拉到目的域高压轨、另一路拉低，从而输出满摆幅高压 0/1，同时保证不会出现两管长通。
  • 高→低转换器：把高压摆幅降下来，有时用厚氧/耐压器件做输入级、或专用降压转换单元；当压差不大、目的管能耐受时，某些情形普通缓冲即可，但必须由库和可靠性规则确认，不能想当然省。
跨电压边界必须转换（第 2 张）

芯片对外的多电压 IO（1.8/2.5/3.3V 兼容）本质上也是同一问题在片上↔板级的延伸，见芯片设计域的电平转换与多电压 IO。

五、什么时候必须插、什么时候能省 ​

  • 必须插：任何信号跨越两个不同工作电压的域（低↔高都要对应方向的转换器），工具对照 UPF 的域定义检查跨域连接，漏插会报规则违例。
  • 可以省：两域电压完全相同（只是电源域不同、电平一致）时不需要电平转换，只在有断电关系时才需要隔离；某些高→低且库明确允许直连的情形可省，但以可靠性签字为准。
  • DVFS 域边界：电压会动态变化的域，其边界转换器要能在整个电压范围内正常工作，选型更严格（呼应 DVFS）。
  • 代价：转换器有延迟、占面积、本身耗电，跨域信号因此要提前规划；滥用会拖累时序和功耗。

六、断电又跨压：电平时序与 enable level shifter ​

复杂之处在于，一个域可能既会断电、又和邻居电压不同，于是隔离和电平转换要一起考虑，还要满足电源序：

  • 若转换器两侧有一侧电源没起来或已关掉，普通转换器可能产生贯通电流或反向漏电；因此多电源域常用带使能的电平转换器（enable level shifter，ELS / isolation level shifter），把隔离功能合进来：在源域断电期间由常开轨供电使输出钳位，兼顾「摆幅转换」和「断电隔离」。
  • 电源序（power sequencing）：上下电的先后要保证任何时刻都没有晶体管承受超额电压、没有跨域贯通。通常要求接收域先就绪再让发送域输出，掉电时先隔离发送再断电。这套合法组合与切换顺序同样写在 UPF 的电源状态表 PST 中并在 power-aware 仿真验证（流程见低功耗设计全流程）。

七、三个「跨域单元」别混淆 ​

初学者最容易把这三个放在边界上的单元搞混，用一张表分清：

单元触发场景解决什么是否常开供电改变逻辑值吗
电平转换器 level shifter跨越不同电压域摆幅不匹配（关不断/过应力）接两侧电源否，只翻译电平
隔离单元 isolation源域断电浮空乱飘、贯通电流常开轨断电时强制成 0/1
使能电平转换器 ELS既跨压又可能断电一次做转换+隔离含常开供电钳位时强制

简单记法：电压不同→电平转换；会不会断电→隔离；两者都有→使能电平转换器。 它们和保持寄存器、电源开关一起，由 UPF 统一声明、综合插入、物理连轨、power-aware 验证。

八、可验算的一笔账：为什么多电压值得这些麻烦 ​

既然要插这么多转换器、还增加时序和电源序复杂度，为什么还要分电压域？因为动态功耗随 V² 下降。以数字逻辑近似，频率能随电压下调（见 V/F 曲线）：把一个不需要高性能的域从 0.9V 降到 0.7V，同频下动态功耗因子约为 (0.7/0.9)² ≈ 0.60，即单是降压就省约 40% 动态功耗；若该域还能降频，省得更多。对占芯片面积大、又不总在关键路径上的模块（如能效簇、固定功能外设），这笔省电量远超边界电平转换器的开销——这正是多电压域和 DVFS 的根本动机。边界上几个转换器的延迟/功耗，是为整片大面积 V² 收益付出的局部成本。

九、读 UPF / 报告时怎么看 ​

  • UPF 里用 set_level_shifter 声明跨域转换，规则检查（LP check）会列出「跨电压域但缺转换器」「转换器供电缺失」等违例；
  • 功耗报告里电平转换器、隔离单元、保持寄存器会作为单独的电源管理单元贡献功耗和漏电，数量异常偏多往往说明域划分过碎、边界过多（见报告判读）；
  • 签收要覆盖各电压组合和上下电过程，确认转换器在最坏角仍能正确翻满摆幅（衔接低功耗签核）。

十、双向口、模拟 IP 与复位：电平转换的几个边角 ​

数字单方向信号的转换规则最直观，真实设计里还有几类容易漏的边界：

  • 双向/三态总线（I²C、数据线）：方向会反转，两侧都可能驱动，常需带使能、支持双向的电平转换器或开漏+上拉方案，且要保证两端不会同时强驱（总线保持/仲裁）；这类边界在 LP 规则检查里最常报违例。
  • 模拟 IP / PHY / 存储：IP 往往有自己的多电源要求（核心压、IO 压、衬底/阱偏置），跨压连接要按 IP 手册处理，某些宏单元自带内部电平转换、外部不能重复插；晶振、PLL 的电源还要求低噪声、独立时序。
  • 复位与测试（DFT）：复位、扫描链、JTAG 常横跨所有电源域，测试时各域可能强制全部上电，必须保证扫描移位时隔离不把值钳死、电平转换器在测试角能过；否则会出现「功能模式没问题、扫描测试不通」的尴尬。
  • 时钟跨域：跨电压/电源域的时钟对延迟和无毛刺更敏感，转换与门控要专门处理（无毛刺切换思想见芯片设计域相关时钟篇）。

这些边角说明电平转换不只是「数字信号插个单元」，而是要在架构划分时就把边界数量、方向、特殊信号（时钟/复位/总线/测试）盘清楚：域划得越碎，边界单元越多，面积、延迟、功耗、电源序复杂度都上升。好的域划分追求「高内聚、低跨域」——把常一起工作、电压相同的逻辑放同一域，让必须跨域的信号尽量少且方向清晰，从源头减少转换器和隔离的数量（域划分直觉见电源域是什么，数量异常可在功耗报告的电源管理单元类别里发现）。

值得一提的是，降低核心电压有时还能反向改善漏电：动态电压调节到较低压时，部分漏电分量也随之下降，但低压会显著拉大单元延迟、抬高对时序和 IR-Drop 的敏感度，所以低压档必须配低频并单独签收（见 DVFS与低功耗流程）。这也说明电压域不是划得越多越好：每多一个电压值，就多一套库角、一片转换器、一组电源序约束，应在「V² 省电收益」和「复杂度/边界开销」之间按模块面积与空闲模式权衡。

这一篇在知识体系里的位置 ​

总结 ​

一句话总结：分电压域省电（核心 0.7V、性能核 0.9V、IO 1.8/3.3V）后，逻辑 0/1 是相对本域电源定义的，信号一旦跨过电压边界就不能直连，必须插电平转换器把源域摆幅翻译成目的域满摆幅，且该单元要同时接两侧电源；直连在两个方向上各有硬伤——低压驱高压时，0.7V 的高电平不足以把高压 PMOS 彻底关断（Vgs 不够负），造成 PMOS/NMOS 同时微通的贯通电流和非法中间电平，高压驱低压时，1.8V 长期加在按约 0.7V 设计的薄栅氧上造成过应力、老化漂移甚至击穿和闩锁风险。低→高转换器常用交叉耦合 PMOS 上拉结构把内部节点拉到目的域高压轨输出满摆幅，高→低则用厚氧耐压输入级或专用降压单元；规则是只要跨越不同工作电压域就必须按方向插入（同电压不同电源域则不需要、只在有断电关系时才隔离），DVFS 域还要选全电压范围可用的单元，代价是延迟、面积和单元自身功耗。当一个域既跨电压又会断电时，要用把隔离合一的使能电平转换器（enable level shifter）并满足电源序（接收侧先就绪、掉电先隔离），合法组合与切换写在 UPF 电源状态表中经 power-aware 仿真验证；电平转换与隔离、保持的职责边界一句话即可分清——电压不同用转换（只翻译摆幅、不强制逻辑值）、源域会断电用隔离（常开供电、断电时钳成固定 0/1）、两者兼具用 ELS，它们和保持寄存器、电源开关一起由 UPF 的 set_level_shifter/set_isolation/set_retention 声明、综合自动插入并做多角签收。值得这些边界麻烦的原因是动态功耗随 V² 变化：把非关键域从 0.9V 降到 0.7V，同频动态功耗因子约 (0.7/0.9)²≈0.60、单降压即省约 40%，大面积能效域的 V² 收益远超少数转换器的局部开销。