3D-IC 深入：TSV、混合键合、热挑战与跨层签核
更新时间：2026-10-01。3D 是 chiplet 的进一步垂直化：把多颗 die 沿 z 方向直接叠起来，用穿硅过孔和晶圆级键合替代板级连线，换来数量级的带宽与能耗改善，同时也把热、应力和测试可访问性问题推到新高度。本篇与 Chiplet 与 UCIe：2.5D 先进封装、D2D 接口与 die-to-die 一致性 互为姊妹篇——那一篇讲 die 在平面上并排，这一篇讲 die 在垂直方向叠楼。
本文要回答的问题
- 真 3D 堆叠的 face-to-face 和 face-to-back 两种朝向差在哪，微凸点为什么正在被混合键合取代？
- TSV（Through-Silicon Via，穿硅过孔）在硅片里长什么样，keep-out zone（KOZ，禁布区）为什么会实实在在吃掉面积？
- 为什么说热是 3D-IC 的头号敌人——中间层 die 的热点是怎么形成的，热量沿什么路径走？
- 热感知 floorplan（3D 楼层规划）和热仿真在流程里怎么落地，热 TSV 是什么？
- 3D 和 2.5D 中介层到底怎么选？KGD（Known Good Die，已知合格裸片）和分层测试为什么决定堆叠的经济账？
一、真 3D 堆叠长什么样：F2F、F2B 与两种键合
理解 3D 先要分清两个正交的概念：die 的朝向和键合的介质。
朝向有两种。face-to-face（F2F，面对）把两颗 die 的金属层（正面）相对贴在一起，顶层金属直接对扣，互连最短，且不需要在逻辑区打 TSV——TSV 只做在其中一颗 die 上，用于把堆叠整体连到封装基板。face-to-back（F2B，面对背）则是上一颗 die 的正面贴下一颗 die 的背面，信号必须穿过下一颗 die 的 TSV 才能向下走。F2B 的好处是可以多级叠加（HBM 的 8/12 层 DRAM 就是典型），代价是每层都要打孔，工艺步骤和成本随层数线性增长。
direction: down
top: "上层 die（背面朝上）"
bond: "键合层\n顶层金属直接对扣"
bot: "下层 die（正面朝上）\nTSV 只在此 die 边缘"
bump: "微凸点 / C4 凸点"
sub: "封装基板"
note1a: "F2F：互连最短，只能两层对扣\nTSV 不穿逻辑区，面积代价小"
note1b: "F2B：上层正面贴下层背面\n每层需 TSV，可多级堆叠（HBM）"
top -> bond
bond -> bot
bot -> bump
bump -> sub
bond -> note1a: {style.stroke-dash: 4}
bot -> note1b: {style.stroke-dash: 4}
note1a.style: {stroke-dash: 4}
note1b.style: {stroke-dash: 4}这张剖面结构图里值得注意的是键合层的位置：F2F 对扣时，真正承担 die-to-die 互连的是这一层的金属连接，TSV 反而退居边缘做「下楼通道」。很多资料把 3D 等同于 TSV，其实 F2F 的带宽收益主要来自键合密度，TSV 数量可以很少。
键合介质分两代。第一代是微凸点（microbump）：焊料凸点间距约 30–50 μm，凸点本身高 10–20 μm，中间填 underfill 胶。第二代是混合键合（hybrid bonding，铜-铜直接键合）：先把铜垫嵌进氧化硅介质并做化学机械抛光，两片晶圆对准后在约 300–400 °C 下让介质层和铜垫分别键合，没有焊料、没有 underfill，间距缩到 10 μm 以下并继续向亚微米推进。更完整的工艺细节可看 混合键合 SoIC：铜-铜直接键合的无凸点 3D 堆叠工艺全解。
| 维度 | 微凸点 | 混合键合 |
|---|---|---|
| 互连间距 | 30–50 μm | 10 μm 以下，向 1 μm 级推进 |
| die 间距（bond line） | 10–20 μm + underfill | 约 1 μm 以内 |
| 单位面积互连密度 | 约 10^3/mm² | 10^4–10^5/mm² |
| 寄生电容/电感 | 较高 | 显著更低 |
| 键合对象 | die-to-wafer 为主 | wafer-to-wafer 优先，受良率约束 |
| 对对准精度要求 | 数 μm | 亚微米 |
密度跳一个数量级意味着什么？意味着 die 间总线可以从几百 bit 扩到几万 bit，3D-IC TSV 方案的意义正是在这个物理基础上成立的：接口不再是稀缺资源，架构师可以按数据通路的自然宽度把流水线、缓存、计算阵列切到不同层。
与 3D 工艺协同出现的还有背面供电（backside power delivery）：把电源网络从正面金属层移到减薄后的晶圆背面，用埋入式电源轨（buried power rail）从器件正后方直接供电，正面金属层只走信号。对 3D 堆叠这有两层含义：供电不再挤占本就紧张的键合层互连，信号和电源分别在键合面与背面走线，带宽密度和 IR drop 同时改善；但背面加工要求把晶圆减薄到个位数微米，翘曲与应力管理进一步加难，热和机械签核的权重又高了一档。
二、TSV：穿硅过孔的结构、成本与 keep-out zone
TSV 是在硅片上用深反应离子刻蚀打出的高纵深比孔，内壁沉积氧化硅绝缘层和阻挡/种子层，再电镀铜填满。按制造时机分三类：via-first（在器件制造前或前段工艺中打孔，孔径小、深宽比高）、via-middle（在器件完成后、金属层之前打孔，最常用于逻辑 die）、via-last（等全部金属层做完甚至减薄后再打，工艺灵活但孔径大）。典型 via-middle TSV 直径 2–10 μm、深 30–100 μm，深宽比约 10:1。
TSV 不是免费的，成本落在三个地方。一是面积：一个 TSV 加焊盘占地约相当于几十到上百个标准单元。二是工艺：铜填充后的退火和晶圆减薄都引入翘曲与缺陷风险。三、也是最容易被低估的，是 keep-out zone——TSV 周围一圈不允许放晶体管的区域。
图中 KOZ 比 TSV 本身大得多不是夸张画法：铜的热膨胀系数约是硅的 5–7 倍，工艺退火和工作温度循环时铜柱反复胀缩，在周围硅中留下应力场，改变载流子迁移率，使靠近 TSV 的晶体管延迟漂移、失配增大。对随机失调敏感的模拟电路和 SRAM，KOZ 要留得比数字逻辑更大。工程上 TSV 通常被集中排成阵列放在 die 边缘或专门的通道区，而不是撒在逻辑中间，原因就在于此——一个孤立 TSV 的 KOZ 全是净损失，成排布置时相邻 KOZ 可以合并摊薄。
三、热为什么是 3D 的头号敌人
2D 芯片里，每个晶体管到封装外壳的散热路径长度差不多；3D 堆叠里，路径长度由「楼层」决定。底层 die 的热量可以直接经基板、焊球散出；顶层 die 的热量至少还能向空气或散热器走；最惨的是中间层——上下都是导热并不好的键合层和别的发热 die，热量既上不去也下不来，形成堆叠特有的中间层热点。HBM 这类 8 层以上的 DRAM 堆叠，靠严格控制自刷新和行激活速率来压住中间层温升，本质上是用性能换温度。
把堆叠画成热阻网络，问题会更直观。
顺着这张热阻图读：每层键合层（尤其是微凸点方案里带空气隙和 underfill 的一层）都是一个实打实的热阻，中间层到基板的热阻是所有层热阻之和。硅本身导热不错（约 150 W/m·K），但键合层等效导热系数可以低一个数量级，整个堆叠的散热瓶颈不在硅而在界面。更棘手的是热密度的叠加效应：投影到同一单位面积上的功耗是各层之和——两层 30 W/cm² 的 die 叠在一起，对基板而言就是 60 W/cm²，局部热点区还会更高。
温度升高的后果不只是降频保护。按 热设计与温度感知：结温、热热点、温度对延迟/漏电的反馈 的分析，结温每升 10 °C，漏电近似翻倍、互连线电迁移寿命约减半，中间层因此同时承受最高温度和最差可靠性裕量。
工程上的缓解手段分四类，组合使用：一是热 TSV（thermal TSV）——不接信号、专做导热柱的空白 TSV，把热点区的热量「短路」到基板，排布密度按仿真结果定；二是楼层错层，把高功耗单元放在底层或顶层，中间层只放低功耗的 SRAM/缓存；三是减薄层数和减薄 die 厚度（混合键合要求的晶圆减薄客观上也缩短了热路径）；四是封装侧用高导热顶盖、导热胶和更强的散热方案。
四、热感知 floorplan 与热仿真：把温度纳入迭代
3D floorplan 比 2D 多了一个自由度（z 方向分配），也就多了一个必须闭环的约束：热。合理的设计流程把热仿真插在楼层规划阶段，而不是等签核才看。
流程图里有两个工程判断点。第一是仿真精度的取舍：有限元求解器（对完整封装建模）一次仿真耗时以小时计，不可能用于早期穷举；紧凑热模型（把 die 网格化成热阻-热容节点，和功耗向量协同求解）分钟级出结果，适合在楼层方案间快速筛选，收敛后再用有限元复核关键场景。第二是判据不能只看峰值温度，还要看层间温差和温度梯度——温差驱动热机械应力，梯度则导致同一 die 上时序条件不均匀。功耗输入要用真实场景向量而不是满功耗假设，否则要么过设计、要么漏掉特定业务下才出现的热点。
五、3D 与 2.5D：不是替代关系，而是选择题
很多团队真正纠结的不是「要不要先进封装」，而是 2.5D 中介层和真 3D 之间怎么选。两者解决的问题不同：2.5D 把 die 并排放进同一封装、用硅中介层上的密间距走线互连，缓解的是封装基板布线密度不足；3D 解决的是互连长度和带宽密度。
| 维度 | 2.5D（硅中介层） | 真 3D 堆叠 |
|---|---|---|
| die 相对位置 | 同一平面并排 | 垂直重叠 |
| 互连长度 | 毫米级（中介层走线） | 微米级（键合层） |
| 互连带宽密度 | 高（受中介层布线节距限） | 极高（键合间距 10 μm 以下） |
| 热 | 各 die 独立散热，相互影响小 | 热密度叠加，中间层热点 |
| 良率风险 | 中介层缺陷影响整封装，但 die 可单独测 | 任一层坏整堆叠报废，需 KGD |
| 面积/成本 | 中介层面积≈所有 die 之和，成本高 | 投影面积小，但键合工艺贵 |
| 典型组合 | 逻辑 die + HBM 并排 | 缓存叠逻辑、DRAM 叠 DRAM |
实际产品大量是混合形态：GPU/AI 加速器作为底层逻辑 die，HBM 用 3D 方式堆叠后再以 2.5D 方式并排在中介层上，3D 和 2.5D 是嵌套而非互斥的关系。选型时记住一个简单判据：带宽密度要求压到每平方毫米数千互连以上、且上层能接受低功耗角色时，3D 才划算；否则 2.5D 的热和良率代价小得多。
六、良率与测试：堆叠经济账的真正变量
3D 堆叠的良率服从乘法模型：一个 N 层堆叠的组装良率近似为各层 KGD 良率与各次键合良率的连乘积。假设单 die 良率 90%、单次键合良率 95%，四层堆叠的直通良率只有 0.9⁴ × 0.95³ ≈ 59%。这解释了两件事：为什么 KGD 测试在 3D 流程里是刚需，以及为什么 wafer-to-wafer 混合键合虽然密度最高，却要求两片晶圆良率都接近——晶圆级键合无法逐颗挑选，die 良率不匹配时浪费惊人。
这张测试流程的核心理念是「缺陷尽早暴露」：每键合一层就通过层间测试访问结构（die-to-die 边界扫描、微针点、临时接触）测一次，把乘法良率的损失截断在最早位置。DFT 架构要在设计阶段就为 3D 预留：各层测试接口如何串接、坏层如何隔离、TSV 冗余通道如何切换，都是架构问题而不是测试阶段的补救。扫描、BIST、边界扫描的基础方法见 可测性设计（DFT）：扫描链、BIST、ATPG 与 JTAG——怎么把坏芯片筛出来。TSV 自身的缺陷（空洞、未填满、开路）则靠键合前的 TSV 测试与键合后的链路测试两道覆盖。
七、跨层签核与常见坑
3D 的签核没有任何一项可以完全沿用 2D 口径。时序上，键合层引入的 die-to-die 路径要在统一时序语境里分析，两颗 die 的寄生、时序角和工艺角必须联合（MMMC 组合爆炸比 2D 严重）；电源上，跨 die 供电网络的 IR drop 是分层串联的，底层还要承担上层全部电流，TSV 的电迁移约束因此比平面互连更紧，签核方法可回看 功耗签核：静态/动态 IR drop、电迁移 EM 与电压降修复；热-电耦合上，温度分布反过来改 R 和 C 单元延迟，严格流程要用热仿真结果驱动温度感知 STA。机械应力签核则检查 TSV/凸点阵列在温度循环下的塑性应变。实际流程里最容易缺的一环是热-时序闭环：常规 STA 用单一结温角（如 85 °C 或 105 °C），但 3D 堆叠中同一 die 上热点与冷区可以相差 20–30 °C，且这个分布随业务场景变化。严谨做法是选若干功耗场景各跑一次热仿真，把逐区域温度映射成逐单元延迟条件，分别做温度感知 STA——中间层缓存的保持时间、跨层接口的建立时间是最常因此翻车的两类路径。
- 按 2D 工具、2D 流程做 3D 签核：die 边界处的寄生、时序、电源没有任何一层真正负责。
- 忽视中间层热点：只签核顶层结温，中间层先撞可靠性墙。
- 堆叠后才发现坏 die：没有逐层 KGD 闸门，良率乘法直接击穿成本。
- 把 TSV 当普通通孔：不计 KOZ 面积、不做应力签核、不留冗余通道。
- 用满功耗假设做热仿真：过设计或漏场景，必须用真实业务功耗向量。
- 为密度盲目上 wafer-to-wafer：die 良率不匹配时，整片好晶圆陪着报废。
一个完整的多 die 项目如何把这些环节串成可执行流程，可以参考 综合实战：多 die 高性能芯片从架构到 tapeout/bring-up 全复盘；3D 堆叠在量产中最成熟的形态 HBM，其物理接口与热约束见 HBM 高带宽内存与物理接口：堆叠 DRAM、TSV、PHY 与控制器实现。
这一篇在知识体系里的位置
- 横向姊妹篇：Chiplet 与 UCIe：2.5D 先进封装、D2D 接口与 die-to-die 一致性 讲平面并排，本篇讲垂直堆叠；封装层面的信号与电源完整性基础在 封装与信号完整性（SI/PI）：从 die 到 PCB，高速信号为什么会「变形」——阻抗、反射、串扰、眼图与 PDN。
- 专题深入：混合键合 SoIC：铜-铜直接键合的无凸点 3D 堆叠工艺全解 展开工艺细节，热设计与温度感知：结温、热热点、温度对延迟/漏电的反馈 提供热-电反馈基础。
- 方法支撑：功耗签核看 功耗签核：静态/动态 IR drop、电迁移 EM 与电压降修复，测试架构看 可测性设计（DFT）：扫描链、BIST、ATPG 与 JTAG——怎么把坏芯片筛出来。
总结
3D-IC 以混合键合把 die 间距压到微米级、以 TSV 穿硅供电与互连，换来数量级的带宽密度和每比特能耗改善；代价集中在三件事上——热（热密度叠加使中间层成为热点，要靠热 TSV、错层 floorplan 与热仿真闭环化解）、应力（铜硅膨胀失配逼出 keep-out zone）、以及良率与签核（KGD 逐层测试截断乘法良率损失，时序、IR、热、应力必须跨 die 联合签核）；它与 2.5D 不是替代而是嵌套：按带宽密度选 3D、按散热与良率风险选 2.5D，真实产品通常两者叠加。