FPGA 入门 39：仿真对不等于上板对——四大差异与排查
更新时间：2026-09-12。本文是
fpga/入门层第 41 篇。前置：Testbench 与仿真、仿真看波形；相关：XDC 管脚与时序、时钟与复位、时序报告入门、上板调试思路。
本文要回答的问题
- 仿真器的「零延迟事件队列」和真实芯片的「电压沿连线传播」在数学模型上差在哪里？什么是仿真能证明的、什么是它结构上不可能证明的？
- 时序违例为什么表现为「偶发、随温度漂移、换板不同」，而不是干脆坏掉？亚稳态输出最终会稳定，为什么系统还是错了？
- Testbench 的哪些「善意安排」在系统性地掩盖硬件问题：理想时钟、提前复位、理想激励、零延迟外设响应、忽略 X 传播？
- 管脚类故障（绑错脚、电平标准错、Bank 电压不符、误用专用脚）有哪些肉眼可辨的现象？
- 上电阶段和配置阶段发生了什么仿真里完全不存在的事（配置 SRAM 加载、GSR 释放、PLL 锁定、IO 三态期）？
- 跨时钟域问题为什么在普通功能仿真里不可见，要靠什么手段（CDC 检查、随机延迟、门级仿真）才能提前暴露？
- 「降频就正常」「按复位就好」「热机才出问题」这三种典型症状分别指向哪类根因？
读完本文，你应当在仿真通过后不再产生「应该没问题了」的错觉，而是条件反射式地过一遍物理清单，把上板失败从玄学变成分类题。
一、为什么会有这道鸿沟
仿真器（iverilog、Vivado Sim）是事件驱动、零器件延迟的逻辑模型：它回答的是“给定这些输入、按 RTL 的逻辑，输出应该是什么”。真实 FPGA 是物理电路：信号要在真实的连线和 LUT/FF 里传播，要在给定的时钟周期内赶得到，要从正确的管脚、正确的电压进进出出，上电瞬间还要从一个确定状态起步。
仿真验证：RTL 的逻辑功能（在理想世界里对不对）
上板验证：逻辑功能 + 时序 + 管脚 + 复位 + 时钟 + 电平（在这块板子上行不行）所以“仿真过了”只是必要条件，不是充分条件。
二、四大差异对照
| 差异 | 仿真里 | 真实板子 | 上板典型故障 |
|---|---|---|---|
| 时序 | 零延迟，任意频率结果相同 | 有传播延迟，须满足建立/保持时间 | WNS<0，偶发错、降频就好、亚稳态 |
| 管脚/约束 | 完全不看 XDC | 必须绑定管脚、电平标准 | LED 不亮、串口乱码、引脚冲突报错 |
| 复位/初值 | 初值 X 或靠 initial，TB 常先复位 | 靠配置初值 + 真实复位 | 起不来，按复位才好，状态乱跑 |
| 时钟来源 | TB 用 always 造理想方波 | 晶振 + PLL/MMCM，有锁定过程 | 频率错、没等 locked、抖动 |
三、仿真根本没有建模的东西
下面这些在仿真里要么不存在、要么被你用理想模型代替了，只可能在上板暴露：
- 按键抖动、机械接触（仿真给的是干净边沿，见入门 23）；
- 真实外设时序——ADC、显示器、Flash、PHY 的建立/握手/时序裕量；
- 上电时序与配置加载过程、电源斜坡；
- 温度、电压漂移对延迟和亚稳态的影响；
- 复位按键抖动、热复位；
- 真实时钟抖动（jitter）、占空比偏差。
四、按现象反推原因
| 现象 | 最可能方向 |
|---|---|
| 完全不动、全黑/全亮 | 时钟没接对、管脚绑错、一直复位、PLL 没 lock |
| 下载后不工作，按一次复位就好 | 复位设计/初值问题 |
| 偶发错误、时好时坏、重插又变 | 时序违义/亚稳态、CDC、接触 |
| 降低时钟频率后正常 | 典型时序不收敛（WNS<0） |
| 串口有输出但是乱码 | 波特率/实际时钟频率算错 |
| 换一块同样的板表现不同 | 时序裕量不足、亚稳态在边缘 |
五、上板前自查清单
[ ] 时钟：管脚绑到板载晶振、频率与代码一致；用 PLL 则等 locked
[ ] 约束：create_clock 已写；所有 IO 管脚已绑定；IOSTANDARD 与原理图一致
[ ] 时序：实现后 WNS/WHS ≥ 0；无大量 unconstrained 路径
[ ] 复位：管脚与极性正确、异步断言同步释放、关键寄存器都复位
[ ] 外设：高低有效/共阳共阴/波特率与时序参数和实际板子一致
[ ] 电平：管脚电压域正确，未误用专用/保留引脚六、仿真器的模型边界：它从一开始就没打算模拟物理
理解差异的根源要看仿真器怎么工作。RTL 仿真器维护一个事件队列：某个信号在某时刻变化，就把依赖它的进程调度到同一时刻（零延迟）或延时后执行；寄存器在时钟沿事件发生时，把此刻的输入排入「沿后更新」事件。整个模型里没有电压、没有电容、没有线长，连「与门」都是一行真值表函数。它回答的数学问题是：在这个离散事件系统里，给定输入序列，输出序列是什么。
真实芯片回答的是完全不同的问题：晶体管上的电压能否在下一个时钟采样门前稳定到合法逻辑电平。后者涉及工艺离散性、电源压降、温度、线间串扰、时钟抖动与偏斜，这些信息在 RTL 仿真里根本不存在，不是「仿真器不够努力」，而是模型层面没有输入。由此得到最重要的工程认知：仿真通过与硅片可靠之间，没有自动推导关系，中间隔着时序分析、约束、管脚映射、复位设计、时钟结构五道独立的证明义务。成熟的设计者每过一道都主动补证据，而不是用上板测试一次性碰运气。
七、时序违例为什么表现为「偶发玄学」
新手常以为时序不过会让设计彻底不能用，实际更隐蔽。建立时间不足意味着数据相对时钟沿到达得太晚，但「晚多少」是分布性的：多数芯片、多数温度、多数周期里数据恰好赶上，只有工艺慢角、高温低电压、路径恰好处于最差布线的组合下采错。亚稳态的第一级触发器最终仍会收敛到 0 或 1，但收敛到哪个值是随机的，而且收敛时间偶尔超过一个周期，错误就向下游传播。于是你观察到的现象是：
- 十次启动里一两次状态机进错状态；
- 常温正常，热风枪一吹开始丢帧；
- 同一位流在十块板子上有一块必现；
- 数据量大才错（高翻转率加剧电源压降）；
- 把风扇打开、把时钟降 10%，问题消失。
这组「环境相关、概率发生、降频缓解」的指纹几乎可以直接指向时序/CDC。反过来，确定性故障（每次必现、与温度无关）更多是管脚绑错、极性写反、波特率算错这类逻辑或约束错误。学会按「故障指纹」分类，排查速度会快数倍。
八、Testbench 的五种「善意谎言」
测试平台为了可控而理想化，这些理想化恰恰抽掉了暴露硬件问题的条件：
- 完美时钟：always 半周期翻转，无抖动、无占空比误差、启动相位确定。真实时钟有 jitter，PLL 还有锁定时间。
- 先复位再说话：几乎所有 TB 在零时刻拉复位、几个周期后释放，复位树的缺陷（漏复位、释放时序）被完全绕过。补一个「不复位测试」和「随机时刻释放复位测试」往往立刻见光死。
- 激励对齐时钟沿且满足建立时间：测试驱动常在沿后立刻赋值，给了最大裕量；真实外设数据可能在任意相位到达。异步输入要驱动到沿附近甚至故意漂移。
- 外设零延迟应答：模型化的 SPI Flash、ADC 瞬间返回，掩盖了等待状态缺失、握手不完整的问题。要给响应模型加入真实手册时序。
- 无视 X 与越界：很多 TB 用
$random但不检查 X 传播，未初始化数据被下游当合法值用。自检 TB 里应对 X/Z 显式报错。
改进原则：把 TB 从「验证功能」升级为「模拟世界」——时钟加抖动（行为级）、复位随机化、激励相位随机化、外设按数据手册建模、运行带 SDF 反标的门级仿真（至少对关键模块做一次）。这些投入能在上板前抓回一大半物理问题。
九、上电与配置：仿真时间零点之前发生的事
真实芯片从电源斜坡开始经历一段仿真完全没有的过程：电源达到阈值后配置逻辑清除配置 SRAM、采样模式脚、从 Flash 加载比特流、CRC 校验、STARTUP 序列释放全局三态和全局复位（GSR），用户寄存器在此期间按配置初值初始化，I/O 引脚全程高阻（细节见 比特流下载与固化）。随后 PLL 进入锁定过程，locked 拉高前输出时钟频率不稳；外部外设也有各自的上电复位时序。
由此产生几类只在真板上出现的 bug：逻辑没等 locked 就开始工作，启动头几百拍数据损坏；以为 I/O 一上电就是设计电平，实际有几百毫秒高阻，下游器件误触发；配置初值和复位值不一致，JTAG 热启动（不重新上电）与冷启动行为不同；复位芯片的释放时刻早于某个电源轨稳定。设计上的标准对策是：locked、电源好（如果有）、外部复位统一汇入一个「系统复位与使能」状态机，确认后再放行数据面；关键使能脚在板级设计为默认安全电平。
十、管脚与电平：仿真世界里根本不存在的维度
仿真只按端口名连接，物理板上端口要对应具体焊球、Bank、电压域。常见故障与指纹：
- 绑错脚：LED 不亮但别的灯亮、UART 收发对调（现象是能发不能收）、按键无反应。核对 XDC 与原理图网表名，逐管脚走查是唯一可靠办法。
- 电平标准不符：约束写 LVCMOS33 但 Bank 供 1.8V，输出幅值不对、通信失败甚至长期应力损坏；差分信号标成单端，完全不动。IOSTANDARD 必须与 Bank Vcco 匹配。
- 误用专用脚：配置脚、CCLK、DONE、部分 Bank 的 Vref、VRP/VRN 当普通 IO，配置阶段行为怪异。
- 驱动强度/摆率：驱动多个负载或长线时默认驱动不够，边沿缓慢导致通信误码；反过来 slew rate 太快造成过冲和 EMI。
- 管脚冲突：同一物理脚被两个端口约束，实现时报错或被静默改接。
- 时钟脚：晶振信号必须进 MRCC/SRCC 专用时钟脚才能上全局时钟树，绑到普通 IO 再内部当 clock 用，时序必然差。
这些检查仿真一项都做不了，养成「约束评审」环节：把 XDC、原理图、Bank 供电图三者并排过一遍，十分钟防一天的坑（流程见 XDC 管脚与时序）。
十一、CDC：仿真看不见的第二大类问题
跨时钟域错误和时序违例一样具有概率性，而普通 RTL 仿真更难暴露它：两级同步器在零延迟模型里永远正确，亚稳态根本不会发生；多位数据在仿真里要么整组旧值要么整组新值，不会出现物理上可能的混合态。要在仿真阶段逼近真实，可以：对跨域信号插入随机延迟的行为模型；用支持亚稳态注入的总线功能模型；但主力防线是静态 CDC 检查（Vivado report_cdc、SpyGlass、Verdi CDC），它按模式识别裸跨域、多位不一致、复位不一致、同步器被逻辑打断等结构缺陷，不依赖激励。
时序例外约束（set_clock_groups、false_path）只是告诉 STA「别分析」，不修复电路本身——很多新手写了约束就以为 CDC 处理完了。正确的顺序是先有同步器/FIFO/握手结构，再补约束，最后用 CDC 报告验证（同步纪律见 同步设计原则，进阶见 CDC 亚稳态）。
十二、把四大差异变成上板作战流程
综合前面所有内容，给一套可直接照做的流程。上板前：跑功能仿真+自检断言；跑 lint 和 CDC 检查；评审 XDC（管脚、电平、时钟、Bank）；确认实现后 WNS/WHS 非负、无 unconstrained；确认复位策略（极性、同步释放、覆盖）；确认 PLL locked 参与系统使能；生成比特流时核对器件型号和版本标识。第一次上板：先验证最小系统（一个时钟分频点灯，证明下载、时钟、管脚、电源四件事），再逐模块叠加，这就是 上板调试思路 的分层法。出问题按指纹分诊：必现且确定→逻辑/管脚/极性；偶发且环境相关→时序/CDC/电源；按复位才好→复位与初值；降频缓解→时序；乱码→时钟频率/波特率/相位；全黑→时钟/配置/电源。取证：用 ILA 看内部、示波器看管脚、电源表看轨、温度做对照（ILA 用法见 ILA 第一次用）。
把这套流程跑过两轮，你会发现「仿真对上板挂」不再是可怕的鸿沟，而是一组有名字、有概率、有对应检查手段的工程问题。真正成熟的标志，是你开始在写 RTL 的同时就思考它在硅片上的每一个物理条件。最后再给一个容易被忽视的建议：上板阶段准备一个纸质或电子的「调查本」，每次故障按时间顺序记录现象、假设、实验、结论。写下来这个动作本身会逼你把模糊的「感觉哪里不对」变成可检验的命题，也能在问题持续几天时防止你兜回已经证伪的方向。很多资深工程师排查速度看似神奇，其实只是他们脑子里有一份按故障指纹分类的大表，而这张表正是一次次记录积累出来的。本文讲的四大差异和那套自查清单，就是这张表的第一行；随着你处理的板卡增多，它会不断长出新的行——按键抖动、电源序、焊接缺陷、ESD 损伤、伙伴芯片的勘误，最终你会达到一种状态：看到现象的前几秒，假设列表已经按概率排好序，剩下的只是按顺序取证。那就是「硬件直觉」的真实成分：它不神秘，它是被记录和复盘过的经验。最后说一个心态层面的事实：上板阶段遇到「玄学问题」并不说明你能力差，这是 FPGA 工作的常态，哪怕经验丰富的工程师也会定期面对时序、电源、焊接、器件勘误制造的意外。区分新手和老手的，不是会不会遇到问题，而是老手的工具箱里每类问题都有两三个立刻能做的实验，且他不会在没有证据时连续修改。当你开始不自觉地先开 ILA 确认时钟、先摸供电、先问「这是不是新板子第一次跑」，说明这套物理层优先的思维已经长在身上。把本文和 上板调试思路 一起读，前者讲差异的根源，后者讲排查的流程，两篇合起来就是从「仿真通过」到「产品可靠」之间的完整桥梁。再留一个很多人工作后才意识到的建议：把你在学习阶段遇到的每一次「仿真对上板挂」都写成一页复盘——现象、错误假设、真正根因、以后如何更早发现。攒到二十页时你会发现，故障类型高度集中：时序、时钟、复位、约束、电源、焊接，翻来覆去就这几大类。所谓经验，不过是把这份清单在心里排好了概率顺序，下次遇到时能跳过无效的猜测，直接从最可能的那一两个假设开始验证。最后给一个实操建议：下一次上板遇到问题时，强迫自己在动代码之前先写下「我认为最可能的三个原因，按概率排序」，修完后再回填实际根因。坚持二十次，你会发现自己排序的准确率快速提升——这就是把别人的经验变成自己直觉的训练方法。所谓硬件功底，很大程度上就是这份按概率排序的假设清单，而它只能通过有记录的实践长出来。再给团队协作补一条：排查跨组问题（FPGA、硬件、上位机三方扯皮）时，第一时间共享三样东西——比特流版本号、最小复现步骤、关键信号的 ILA 抓包文件。这三样能把「你的模块有问题」的口水争论直接变成对证据的讨论。很多项目会议在「到底谁的锅」上浪费的时间，远超真正定位故障的时间，而消除这类内耗的方法不是沟通技巧，是每个人都坚持只拿证据说话的工程文化。本文讲的所有技术手段，最终都在服务这种文化：仿真、报告、ILA、记录，本质上都是在生产可以被共享和检验的事实。最后给一个很实用的学习建议：把本文的「现象指纹」做成一张随身卡片——全黑查时钟配置复位、按复位才好查复位逻辑、降频缓解查时序、乱码查时钟频率、热机出错查供电散热、换板不一致查裕量。上板出问题时不要凭记忆，按卡片逐项打勾排除。坚持几个项目之后，这套分诊动作会变成下意识反应，别人眼中的玄学在你这里只是一张待核对的清单。所谓「上板经验丰富」，本质上就是脑子里这张卡片更长、排序更准、并且真的每次都照做。仿真教会我们逻辑应该怎样工作，上板教会我们物理实际上怎样工作，两者缺一不可——而真正可靠的 FPGA 工程师，是那个在仿真阶段就已经开始替物理世界操心的人。最后给一个具体习惯：每次准备「仿真通过，上板」之前，花两分钟在脑中过一遍物理清单——时钟从哪来、频率对不对、复位怎么释放、管脚电平和外设是否匹配、电源能不能扛住这版设计的峰值、JTAG 配置链是否正常。两分钟的检查挡不住所有问题，但能挡掉相当比例的低级返工。仿真和上板之间的鸿沟，正是被这些刻意的物理层思考一点点填平的；当这个清单变成下意识动作，你就完成了从「写仿真代码的人」到「做硬件系统的人」的转变。最后强调一个贯穿全文的原则：物理世界的问题要用物理证据排除，不能靠「改改代码试试」碰运气。仿真再完美也只证明了 RTL 意图，芯片能不能以这个意图稳定运行，取决于时序、供电、时钟、复位、接口这五件物理事实。每次上板前把它们在清单上确认一遍，每次出问题先在这五项里取证，久而久之，你会成为团队里那个「玄学问题终结者」——这不是天赋，是方法的胜利。最后给一个可以直接照做的上板前检查清单：时钟源和频率已在 XDC 定义且与代码一致；PLL 的 locked 参与了系统放行；复位极性、同步策略已按复位篇执行；所有跨时钟域信号有命名后缀和对应结构；时序报告全部非负且无未约束路径；管脚约束与当前板卡版本一致；JTAG 链能读到器件 ID；电源在最小设计下正常。这份清单贴在工位上，每次下载前过一遍，你遇到「玄学问题」的频率会显著下降。最后再强调一次心态：上板失败不是对你能力的否定，而是系统在补充仿真给不了的信息。每一块跑不起来的板子都在教你一类新的物理事实，关键是用清单和记录把这些教训沉淀成下次的先验知识。把「仿真通过」当成学习的起点而不是终点，你在 FPGA 这条路上的成长速度会远超只在波形里找成就感的人。把本文的清单和 上板调试思路 一起放进你的工程笔记本，它们会陪伴你从第一块学习板一直走到需要签核交付的产品系统。
十三、一份可以直接照用的上板交接记录模板
把方法论固化成模板，排查才不依赖个人状态。建议每次上板建一条记录，包含这些字段：工程与比特流版本（git 哈希、构建时间、器件型号）；环境（板卡编号、电源配置、温度、连接的外设和上位机版本）；现象（可观测事实，不写猜测，如「UART 收到 0x55 变为 0x54，约每 200 字节一次，降频后消失」）；已排除项（最小系统五级各自的验证结果）；假设列表（每条注明概率和验证成本，按顺序执行）；实验记录（改了什么、预期、实际、是否回退）；根因与分类（时序/CDC/约束/管脚/复位/时钟/外设/焊接/器件）；预防措施（lint 规则、约束、检查单、testbench 新增用例）。这个模板和软件 bug 单的区别在于强制记录物理环境和已排除项——硬件故障最怕重复劳动，而团队里第二个人最常问的正是「这个你查过没有」。
再讲一个常被低估的手段：差分实验。当怀疑范围缩小到两三个模块后，准备两份比特流，只让一个变量不同（如时钟 100M 对 80M、复位同步开对关、某段流水有对无），其他完全一致，在同一块板上连续对比现象。差分实验把复杂系统暂时变成受控实验，是区分时序与逻辑、结构与物理的利器。配合版本管理（见 RTL 版本管理），任何历史版本都能重新构建，差分实验才能真正做到「只改一个变量」。把仿真、静态检查、差分实验、ILA、示波器按成本从低到高排成工具箱，每次从最便宜的工具开始用——这就是「仿真对上板挂」这件事最终的工程答案：不是消灭差异，而是建立一套与差异共处并快速定位的纪律。
常见坑对照
| 坑 | 说明 | 建议 |
|---|---|---|
| 只看仿真波形就上板 | 没覆盖物理条件 | 过一遍自查清单 |
| 不看时序报告 | 仿真发现不了 WNS<0 | 实现后必看 Slack |
| 靠 reg 初值替代复位 | 初值不保证可靠启动 | 显式复位关键逻辑 |
| testbench 总先复位 | 掩盖复位相关 bug | 加“不复位/晚复位”用例 |
| 时钟频率想当然 | 板载晶振可能不是 50M | 查原理图确认频率 |
| 忽略 PLL locked | 未锁定时钟不稳 | locked 后再放行 |
相关与延伸
功能验证：Testbench 与仿真、仿真看波形。 物理条件：XDC 管脚与时序、时钟与复位、PLL/MMCM 向导、时序报告。 排查方法：上板调试思路、ILA 第一次用。
一句话总结
仿真对不等于上板对：仿真器是零延迟、事件驱动的理想逻辑模型，只验证 RTL 的逻辑功能，而真实 FPGA 还必须满足时序、管脚约束、复位初值、时钟来源四大物理条件。时序上仿真不看时钟频率和建立保持时间，WNS<0 导致的亚稳态只在上板表现为偶发错误、降频就好；管脚上仿真不读 XDC，绑错脚、电平不对、漏 create_clock 只在上板暴露；复位上仿真的 X 初值和“TB 先复位”会掩盖复位缺陷，板上要靠可靠复位（异步断言同步释放）；时钟上仿真用 always 造理想方波，板上是晶振经 PLL 且要等 locked。此外按键抖动、外设时序、上电时序、温漂这些仿真根本没建模。正确做法是：仿真管功能，上板前再按时钟/约束/时序/复位/外设/电平六项清单自查，实现后必看 WNS/WHS≥0；出现“按复位才好”查复位、“降频就好”查时序、“乱码”查时钟频率与波特率。
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