FPGA 进阶 18：ILA/VIO 高级调试——触发状态机、存储限定、JTAG-to-AXI 与资源规划
本文是
fpga/进阶层第 22 篇。片上调试是 FPGA 工程师每天都在用的功夫：调试枢纽页讲清了 ILA/VIO 是什么、怎么例化、波形全 X 怎么排查。这篇讲高阶用法和工程实战——怎么用触发状态机抓跨拍序列事件、怎么用存储限定把有限 BRAM 深度用在刀刃上、怎么用 VIO + JTAG-to-AXI Master 不写软件就注入激励和读写寄存器、以及 debug core 的资源规划。调试方法论（怎么定位问题、观测点怎么布）在下一篇 进阶 23 展开。
本文要回答的问题
- 怎么抓「先发生 A、几拍后又发生 B」这种跨拍序列事件？（触发状态机）
- BRAM 有限、探针又多，怎么用存储限定把深度放大？
- trigger position、capture condition、data depth 怎么配合？
- ILA 时钟接错为什么波形全 X？跨时钟域信号怎么抓？
- 怎么用 VIO 在线控参、用 JTAG-to-AXI Master 直接读写 AXI 寄存器？
- debug core 吃多少资源、release 版本怎么去掉调试逻辑？
一、触发：从「比较单个信号」到「匹配一段事件序列」
ILA 触发决定「什么时候开始把缓存里的波形定格给你看」。Vivado ILA 有三档能力：
| 触发方式 | 能抓什么 | 典型场景 |
|---|---|---|
| 基本触发 | 单探针的电平/边沿/比较（==、>、数值范围） | 抓 state==ERROR、fifo 满、某信号拉高 |
| 组合触发 | 多个探针比较式用 AND/OR 拼成一个布尔式 | 抓 valid&ready&(data==0xAA) |
| 触发状态机 | 多个状态、按条件跳转，匹配一串有序事件 | 抓「写握手后回错误响应」「仲裁器连续 N 拍没授权」 |
触发状态机（trigger state machine）是抓复杂 bug 的关键：每个状态放一组当拍条件，条件满足才跳到下一状态，全序列走完才触发。
状态1: 等 awvalid & awready（一次写握手发生）
└─满足→ 状态2: 等 bvalid（等写响应回来）
└─bvalid & (bresp != 2'b00) → 触发！（响应出错）
└─bvalid & (bresp == 2'b00) → 回状态1（正常，继续盯）
└─在状态1停留 > 10000 拍 → 可接超时处理（抓死锁）抓偶发错误尤其有用：让系统长时间跑、ILA 挂着触发状态机等错误序列，错误一发生自动定格前后波形，不用人盯着。配合 storage qualification 还能长时间不溢出。
二、存储限定：把 BRAM 深度用在有效波形上
ILA 深度（data depth）是「触发时能定格多少拍」，样本存在片上 BRAM/URAM 里，深度受资源限制（常见 1K~64K 样本）。直接抓全速时钟、又有大量空闲周期时，几千深度一眨眼就采完了，抓不到长流程。
存储限定（storage qualification / capture enable）：给 ILA 一个「本拍是否写入缓存」的使能条件，只有有效周期才占深度：
- 抓 AXI 总线：用
valid & ready当 capture enable，只在真正成交的拍写缓存，空闲拍跳过——等效深度放大几十倍； - 抓状态机：用「状态发生变化」当使能，只记状态跳变沿；
- 抓突发数据流：用「非空闲/有数据」当使能。
深度与 BRAM 估算：ILA 占用 ≈ 样本深度 × 探针总位宽 bit（再按 BRAM 组织折算块数）。例：深度 4096、探针合计 128 位 = 524288 bit ≈ 约 28 块 18Kb BRAM。探针位宽是大头——512 位数据总线挂全，深度立刻捉襟见肘。
trigger position（触发位置）：设置触发点在缓存窗口中的位置。设成 0 = 触发后全是「未来」波形；设成 90% = 触发前留 90% 深度看前因、触发后看 10% 后果。抓「错误由什么导致」时把触发点靠后，多看触发前的前导。
三、ILA 时钟、跨时钟域与防优化
- ILA 的
clk/sample_clk必须接被测探针所在时钟域的时钟。ILA 是在这个时钟沿采样探针的；接成别的时钟或未翻转的时钟，波形全 X/乱跳。一个 ILA 原则上只抓一个时钟域； - 跨时钟域要同时看两个域：例化两个 ILA（各接各的时钟，Hardware Manager 里并排对照），或把异步信号先经同步器/打两拍到目标域再进 ILA。不要直接把异步信号喂给 ILA 指望它同步；
- 信号被优化掉（加不上探针/恒为 X）：用属性保留——
(* mark_debug = "true" *)：Vivado 专用，信号保留并进 Set Up Debug 清单（最常用）；(* keep = "true" *)：阻止寄存器/线网被优化合并；(* dont_touch = "true" *)：更强，综合+布局布线都不许跨边界改动，用于防整个层级被吞。
(* mark_debug = "true" *) reg [3:0] state;
(* mark_debug = "true" *) reg fifo_full;
(* keep = "true" *) wire dbg_busy; // 中间连线易被优化
ila_0 u_ila (
.clk (axi_aclk), // 必须是探针所在时钟域
.probe0 (state),
.probe1 (fifo_full),
.probe2 ({awvalid, awready, bvalid, bresp})
);不改 RTL 也能加探针：综合后打开综合后设计，在网表/schematic 里右键信号 → Mark Debug，再 Tools → Set Up Debug 连到 ILA，重新生成 bitstream 即可。适合临时抓、不想污染源码。
四、VIO 与 JTAG-to-AXI：在线激励与寄存器读写
**VIO（Virtual Input/Output）**是「可读写」的调试核（ILA 是只看）：
probe_out：Vivado 界面里手动置值，实时驱动 FPGA 内部信号——在线复位、启动/停止、改阈值、手动触发一次发送、切换模式；probe_in：读回状态显示。- VIO 不占 BRAM（只占 LUT/FF），改动不用重新综合出 bitstream（改的是 JTAG 驱动值），是 bring-up 阶段调参数最快的工具。调完记得删掉/置安全值。
JTAG-to-AXI Master：Vivado 提供的调试核，在 PL 里挂一个 AXI Master，经 JTAG 让你在 Hardware Manager 里直接读写 AXI 总线——不用写一行 ARM/MCU 软件就能：
- 读写自己 AXI-Lite 从机寄存器（AXI4-Lite），验证寄存器读写/地址解码/响应对不对；
- 批量写激励、读回结果，做模块级 bring-up；
- 配合 AXI VIP/ILA 同时观测总线波形。
Vivado Hardware Manager
│ JTAG
▼
JTAG-to-AXI Master (PL 调试核)
│ AXI4-Lite / AXI4
▼
你的 AXI 从机 / 外设寄存器 ←─ ILA 同时抓总线波形典型顺序：用 JTAG-to-AXI 写控制寄存器启动 → ILA 触发状态机抓数据通路 → VIO 在线改阈值复测，全程不写软件、反复迭代。
五、Debug Core 资源规划与 release 管理
- 多个 ILA/VIO/JTAG 核会自动挂到同一个 debug hub，共用一条 JTAG 链，不用手动连时钟给 hub（工具自动引出
s_axi_aclk类，接个稳定时钟即可）； - ILA/VIO 是实打实占资源的：ILA 吃 BRAM（+少量 LUT/FF），VIO 吃 LUT/FF。资源紧张的大设计里，调试核可能把 BRAM 吃到影响功能，要规划深度和探针数量；
- release 版本管理：用 generate/参数控制是否例化调试核，或靠
mark_debug/Set Up Debug 在调试构建里加、发布构建综合时不带；别把一堆 ILA 永久留在量产 bitstream 里（占资源、还可能被 JTAG 读内部信号带来安全隐患）； - 增量调试：改探针/触发条件只需重跑实现出 bitstream，不用改 RTL 重新综合（用 Set Up Debug 流程），省一轮时间。
六、三类典型 bug 的 ILA 抓法
| 现象 | 触发怎么设 | 重点看什么 |
|---|---|---|
| 状态机卡死 | 基本触发 state==S_ERR 或「停在某状态 >N 拍」（触发状态机超时） | 卡死前最后一次跳转条件、握手输入是否悬空 |
| valid/ready 死锁 | 触发状态机：等 valid=1 后 N 拍内 ready 一直为 0 | valid 从谁来、ready 受什么反压（下游 FIFO 满？） |
| 偶发数据错 | 触发 valid&ready&(data==期望值/校验错)，trigger position 靠后 | 触发前若干拍的控制信号、FIFO 水位、跨域指针 |
通用排查顺序与调试枢纽页一致：先时钟复位（PLL lock、复位释放电平对不对）→ 再状态机走到哪 → 再 FIFO/握手 → 最后时序约束，ILA 逐层缩小包围圈。
常见坑对照
| 坑 | 后果 | 正确做法 |
|---|---|---|
| ILA clk 接到别的时钟 | 波形全 X/乱跳 | 接探针所在时钟域的真实工作时钟 |
| 直接抓异步跨域信号 | 亚稳、偶发错值 | 双 ILA 各接各时钟，或先同步再抓 |
| 信号被优化加不上探针 | 探针找不到/恒 X | mark_debug / keep / dont_touch |
| 512 位总线全挂上 | BRAM 瞬间吃光、深度极浅 | 抓关键位段 + storage qualification |
| 一上来全速抓、不限定 | 深度被空闲周期淹没 | capture_en 只在有效事件写缓存 |
| VIO 驱动值留在 release | 量产被 JTAG 控信号/占资源 | 发布构建去掉调试核 |
| 触发点设成 0 还想看前因 | 抓不到错误前导 | trigger position 靠后（如 90%） |
相关与延伸
前置/配套：调试枢纽页 ILA/VIO 基础、CDC 与异步 FIFO（跨域抓信号）、AXI4-Stream/Lite 与 AXI4 完整（JTAG-to-AXI 调试对象）、复位策略。 怎么系统性布观测点、划分问题边界，见下一篇 进阶 23 FPGA 调试方法论；接口协议调不通的案例集见规划 #44。
一句话总结
ILA 高级调试的核心是「精确触发 + 省着用 BRAM」：跨拍因果事件用触发状态机匹配有序事件序列（先 A 后 B 才触发），偶发错误挂着自动定格；**存储限定（capture_en=valid&ready）**让缓存只记有效周期，把有限深度放大几十倍，深度按「样本深度×探针总位宽」估 BRAM、trigger position 靠后多看前因。铁律：ILA 时钟必须接探针所在时钟域、跨域用双 ILA 或先同步、被优化信号加 mark_debug/keep/dont_touch。在线激励用 VIO（probe_out 实时复位/改阈值，不占 BRAM）、不写软件读写寄存器用 JTAG-to-AXI Master。调试核共用一条 JTAG debug hub、实打实占资源，release 构建要去掉；排查按「时钟复位→状态机→FIFO/握手→时序」逐层缩小。