ESD 与 Latch-up 防护设计：IO 环、钳位器件与版图规则
更新时间：2026-10-01。芯片内部 RTL 做得再漂亮，产线上一只带电的机械手碰一下焊盘，栅氧就可能当场穿孔。ESD（Electro-Static Discharge，静电放电）和 latch-up（闩锁）是两类不参与功能、却拥有流片一票否决权的可靠性问题，它们的防护全部落在 IO 环、电源轨和版图规则上。这一篇按标准篇深度，把放电模型、保护器件、闩锁机理、工艺对策到 signoff 测试完整讲一遍。IO 与焊盘的基础概念可先回看 IO 单元与焊盘结构，整体可靠性背景见 AEC-Q100 与芯片老化。
本文要回答的问题
- HBM、MM、CDM 三种放电模型，电压、电流、时间尺度差多少，为什么 CDM 在自动化产线上最难防？
- 二极管、GGNMOS、SCR 三类保护器件各自的触发电压、导通电阻和面积取舍是什么？
- 一个信号 pad 上的 ESD 电流，经过哪些器件、哪条路径回到地？多电源域之间为什么也要钳位？
- 闩锁为什么本质上是一颗寄生可控硅？触发电流、保持电流和电源电压的关系是什么？
- 深 N 阱、保护环（guard ring）、阱/衬底接触密度这些版图对策分别切断闩锁回路的哪一环？
- ESD signoff 看什么报告，TLP 测试和 HBM/CDM 整机测试有什么分工？
一、为什么失效总发生在 IO：放电事件的能量账
芯片核心逻辑的栅氧在先进工艺下只有几个原子层厚，5nm 工艺核心管的工作电压约 0.75V，栅氧击穿电压也不过几伏；而流水线上一个人、一把镊子、一台测试机械手，携带的静电电位轻松达到数百到上万伏。能量虽小（微焦到毫焦级），但在纳秒内灌入微米级器件，功率密度足以局部熔融硅和金属。IO 焊盘是芯片唯一与外界直接接触的金属，几乎所有 ESD 事件都从 pad 打入，所以防护电路不是给核心逻辑"打补丁"，而是在 IO 环上筑一道堤坝：正常信号（几伏、百 MHz 到几十 GHz）畅通无阻，一旦电压越界，保护器件在亚纳秒内导通，把电荷泄走并把 pad 电压钳在安全值。
这张图给出了全篇的基本判据：保护是否成功，不看"有没有放器件"，而看冲击发生时 pad 上的残余电压（钳位电压加上轨网络的阻抗压降）是否始终低于被保护管的击穿电压，且泄放路径上任何一段金属的电流密度都不超过电迁徙失效的限值。
二、三大放电模型：HBM、MM、CDM 的量级账
行业用标准化等效电路描述放电事件，不同模型的电容、电阻、波形差异直接决定防护设计。HBM（Human Body Model，人体模型）模拟带电的人手指触碰芯片，等效为 100pF 电容经 1500Ω 电阻放电；2kV 等级下峰值电流约 1.33A，电流上升时间数纳秒、脉宽约 150ns，单次能量约 200µJ。MM（Machine Model，机器模型）模拟带电设备，200pF 电容经近零电阻（实际串联约 0.5µH 寄生电感）放电，200V 下就是约 3.7A 的衰减振荡，能量集中在几十纳秒内。CDM（Charged Device Model，带电器件模型）最特殊：电荷事先储存在芯片自身和封装上（等效电容仅数 pF 到 30pF），当某引脚意外接地时瞬间倒灌，500V 下峰值电流可达数安培甚至十几安培，而上升时间不到 200ps——总能量只有微焦级，但极快的前沿意味着离放电点最近的小尺寸管（常常是 IO 里的输出管栅氧）首当其冲，且封装内引线电感会让局部 pad 电压飙升。
| 模型 | 等效电路 | 典型等级 | 峰值电流 | 上升时间/脉宽 | 主要威胁点 |
|---|---|---|---|---|---|
| HBM 人体 | 100pF + 1500Ω | 2kV（消费级常要求） | ~1.33A | 数 ns / ~150ns | IO 保护器件与金属通路 |
| MM 机器 | 200pF + ~0.5µH | 200V | ~3.7A 振荡 | <10ns / 数十 ns | 已逐步并入 HBM/CDM 考核 |
| CDM 带电器件 | 器件自身电容数~30pF | 500V | 数 A~十几 A | <200ps / 数 ns | 放电点附近栅氧、小尺寸管 |
工业界通用等级参考：JEDEC/ESDA 标准消费类芯片要求 HBM ±2kV、CDM ±500V；车规产品在 AEC-Q100 与芯片老化 框架下要求 HBM ±2kV（部分等级 ±4kV 起）、CDM ±750V。系统级端口还要过 IEC 61000-4-2：接触放电 ±8kV、空气放电 ±15kV，峰值电流达 30A，通常需要板级 TVS 与片上防护协同。
三、保护器件：二极管、GGNMOS 与 SCR 的取舍
片上 ESD 保护器件的核心要求是三条：正常工作时近乎不存在（漏电可忽略、电容足够小）；冲击到来时快速、均匀地导通；导通后能扛住全部放电电流而不发生局部热点烧毁。主流选择有三类。
| 器件 | 导通机理 | 触发/钳位特点 | 优点 | 代价 |
|---|---|---|---|---|
| 二极管串/轨钳位二极管 | 正偏 PN 结 | 正向压降约 0.7V，响应近无延迟 | 最鲁棒、导通均匀、面积小 | 只把电流导到轨上，依赖电源钳位收口 |
| GGNMOS（栅接地 NMOS） | 漏端雪崩击穿触发寄生横向 NPN 回滞 | 触发电压由漏极掺杂间距定，回滞到约 5-8V | 直接 pad 到地钳位，工艺兼容 | 易非均匀导通（多指条只开一根）而烧毁 |
| SCR（可控硅） | PNPN 结构内 NPN/PNP 互锁 | 触发电压高但保持电压仅 1-2V，单位面积扛流最强 | 面积最小、钳位最低 | 触发慢、闩锁风险、需内部触发电路改造 |
这张回滞（snapback）曲线是选器件的核心依据。GGNMOS 靠漏极雪崩注入触发寄生横向 NPN，电压从触发点 Vt1 回落到保持电压 Vh 后进入低压大电流态；设计关键是保证 Vh 高于正常电源电压（否则正常上电就回滞，等于永久漏电），并让所有指条同时导通——通常在栅上串大电阻、做漏端 ballast（镇流）电阻来均衡。SCR 的 Vh 只有 1-2V，单位面积扛流能力最高，但低保持电压天生就是闩锁隐患，现代实践多用带内嵌触发结构的 MLSCR/ LVTSCR，把触发电压降到安全值同时避开正常工作区。高速接口（SerDes、DDR）还要给器件寄生电容立预算：一个 pad 上几百 fF 的 ESD 电容在 28GHz 处就是显著的回波损耗，所以高速口常选用堆叠二极管或分布式保护，相关约束见 高速 SerDes 与 PCIe PHY。
四、IO 单元与电源钳位：凑出一条完整回路
单个 pad 上的器件不能孤立工作，必须凑出闭合回路。标准输入 IO 的做法是：pad 到 VDD 放一个正向二极管、pad 到 VSS 放一个正向二极管（实际是 pad 接二极管阳/阴极的不同接法），无论 pad 上出现正脉冲还是负脉冲，电流都先被导到最近的电源轨；VDD 与 VSS 之间再放一个大尺寸电源钳位（power clamp），通常是 RC 触发的 GGNMOS 或有源检测钳位——RC 网络识别 ESD 事件的快速边沿（正常上电是毫秒级，ESD 是纳秒级），打开泄放管约 1µs 把电荷放完后自动关断。于是正脉冲的完整路径是 pad→上二极管→VDD 轨→电源钳位→VSS 轨→地，负脉冲则经下二极管直接入 VSS。
图里最容易被新手忽略的是"轨"本身也是泄放通路的器件：VDD/VSS 金属环要按 ESD 峰值电流（1.3A 以上）校核宽度和过孔数量，靠 IO 排两头供电的芯片中间段轨电阻会累积出可观压降。多电源域是另一个重灾区：3.3V IO 域、1.8V 模拟域、0.75V 核心域之间，如果任何两个 pad 分属不同电源域，ESD 测试中电流可能被迫穿过两个域之间的核心器件，于是域与域之间必须背对背二极管钳位，并在 signoff 时逐对核对 pad 组合（A 域正打、B 域接地等）都有路径。输出 IO 的输出管本身尺寸大，常被兼作泄放管，但必须配栅极耦合或二次钳位，否则漏端先雪崩的是它自己。
五、闩锁：CMOS 里天生的寄生可控硅
闩锁不是外部事件，而是 CMOS 工艺结构里埋着的一颗寄生 SCR。在传统体硅工艺中，一个 NMOS 做在 P 衬底（接 VSS）里、旁边一个 PMOS 做在 N 阱（接 VDD）里，两者的阱和衬底是有电阻的：P 衬底上就近的 N+（NMOS 源极，接 VSS）与 N 阱、P 衬底构成一个寄生纵向 NPN；N 阱里的 P+（PMOS 源极，接 VDD）与 P 衬底、N 阱构成一个寄生横向 PNP。两个三极管交叉耦合——NPN 的集电极（N 阱）正是 PNP 的基极，PNP 的集电极（P 衬底）正是 NPN 的基极——形成正反馈环。只要任一发射结被瞬时正向偏置（输入过冲、地弹、注入电流），其中一个三极管导通，给另一个提供基极电流，环路增益一旦大于 1，两者互锁，VDD 到 VSS 之间进入低阻大电流态。
闩锁有两个关键工程参数：触发电流（trigger current），即启动正反馈所需的最小注入电流；保持电流（holding current）与保持电压，即互锁后维持导通所需的最小电流和最低电压。设计目标是让正常工作和规定干扰下任何注入都达不到触发电流，并且即便被触发，电源能提供的电流也低于保持电流，使环路自行退出。闩锁的可怕之处在于它不损坏器件却持续抽取安培级电流，若电源限流不到位，几秒钟内金属和键合线过热烧毁——现场表现常常是"板子一热就死机、断电重开又正常"，直到某次过热造成永久损伤。
六、工艺与版图对策：把环路增益按到 1 以下
对策对应机理逐环拆解：减小 Rwell 和 Rsub 是最直接的一手——密集的 N 阱接触接 VDD、P 衬底接触接 VSS，让寄生基极电流被就近抽走而不是流向对方基极；保护环是这条思路的加强版，在 NMOS 周围做接 VSS 的 P+ 环、PMOS 周围做接 VDD 的 N+ 环，IO 等可能承受外部注入的器件还要做双层环（内环接本地电位、外环接对侧轨），把载流子在到达对侧器件前复合、收集掉。增大 NMOS 与 PMOS 的间距能降低横向 PNP 的 β——这正是闩锁设计规则（latch-up rule）单独规定最小间距、且数值远大于普通 DRC 间距的原因。工艺侧，深 N 阱（deep N-well）可以把 NMOS 包进独立的 N 阱/P 衬底口袋，与公共衬底隔斷，衬底噪声和载流子注入路径都被切断；SOI（绝缘衬底上硅）工艺则因没有纵向寄生三极管，天生免疫闩锁。
| 对策 | 切断的环节 | 代价/注意点 |
|---|---|---|
| 密集 well/substrate tap | 降低 Rwell、Rsub | IO 排内通常每几微米一对 tap，占布线资源 |
| 单层/双层 guard ring | 收集横向注入少数载流子 | 环必须在接触孔层连续，缺口即失效 |
| 拉大 N+/P+ 间距 | 降低寄生横向 PNP 的 β | 牺牲面积，规则数值随工艺收紧 |
| 深 N 阱隔离 | 隔断公共衬底注入路径 | 额外掩膜成本，需重打衬底接触 |
| SOI 工艺 | 消除纵向寄生三极管 | 工艺成本高，主要用于高端/抗辐照产品 |
这些规则属于 ESD/latch-up 专项 rule deck，在普通 DRC/LVS 物理验证 之外由代工厂单独提供，版图完成后必须整库跑过。
七、ESD signoff 与硅前硅后测试
签核分三层。第一层是静态核查：专项 DRC（tap 间距、guard ring 连续性、保护器件与 pad 的距离）、网表级 ESD 路径检查（每个 pad 组合都能连到合法钳位）、金属电流密度校核。第二层是器件级验证：用 TLP（Transmission Line Pulse，传输线脉冲）测试仪给器件打 100ns 方波脉冲，逐点测绘回滞曲线，提取触发电压 Vt1、保持电压 Vh、二次击穿电流 It2——TLP 让设计者在单个器件上定量回答"几伏开、几伏烧"，是 ESD 器件迭代的主要工具；超快 TLP（vf-TLP，亚纳秒上升沿）则专门标定 CDM 行为。第三层是硅后整机认证：在专用 ESD 测试机上对每个引脚按标准打 HBM（如 ±2kV）、CDM（±500V）全组合；闩锁按 JEDEC JESD78 做两类激励——电源过压（1.5×VDD）和引脚/IO 注入 ±100mA 电流，在全温范围（高温最易触发，β 随温度升高）验证器件不进入闩锁，或触发后能自退出。
八、先进工艺与先进封装下的新账
按 FinFET 与 GAA 先进工艺影响 的趋势，ESD 防护的单位面积能力在缩水：FinFET 的鳍式结构散热和载流子路径都与平面器件不同，GGNMOS 回滞行为更硬、It2 密度下降，硅上 ESD 器件占比反而上升；同时核心电压与 IO 电压差距拉大，多电压域、厚栅氧 IO 管的组合让钳位设计更复杂。CDM 在高密度封装下更突出：倒装芯片、bump 阵列使器件自身电容增大，而 chiplet、2.5D/3D 封装引入了微凸点和中介层上全新的放电路径——裸 die 在键合前的 bare-die 搬运阶段 CDM 风险最高，行业因此推出了接近零电荷的 CDE（CDM 强充）管控和 FO-LP 流程。系统侧，USB、Type-C 等热插拔端口要直接扛 IEC 8kV 接触放电，片上器件无力独自承担，必须与封装、板级 TVS 协同设计并做联合仿真；封装的 SI/PI 约束见 封装信号与电源完整性。
常见坑
- 跨电源域漏掉背对背钳位：ESD 电流穿过核心域薄氧管，HBM 测试在不常用的 pad 组合上失败。
- guard ring 在接触孔层断开或只画了金属环：看着是环，载流子收集不到。
- 电源钳位 RC 常数与上电序列冲突，或钳位管指条未做镇流：单指先熔，It2 远低于 TLP 预期。
- 只验室温闩锁：高温下 β 上升，过测的芯片在客户机房 85°C 环境里闩锁。
- 高速 IO 直接套用大尺寸 ESD 器件：电容把信号眼图合上，防护过了、功能废了。
这一篇在知识体系里的位置
- 向上承接：IO 单元与焊盘结构 给出 pad 与 IO 的基础结构，AEC-Q100 与芯片老化 提供可靠性标准框架。
- 方法支撑：DRC/LVS 物理验证 与 全流程流片签核清单 是 ESD 专项检查落地的流程载体。
- 横向相关：高速 SerDes 与 PCIe PHY 受 ESD 电容约束最直接，FinFET 与 GAA 先进工艺影响 解释防护器件密度的变化。
- 向后阅读：温度感知与热设计 是 IO 环相邻的另一项物理可靠性议题。
总结
ESD 防护靠的是"二极管把电流送上轨、RC 电源钳位收口、多域之间补齐路径"，按 HBM 2kV 约 1.3A、CDM 500V 数安培且亚纳秒上升的量级选 GGNMOS/SCR 并把钳位电压压到栅氧击穿以下；闩锁靠的是认清寄生 NPN-PNP 互锁回路，用密集 tap、连续 guard ring、间距规则和深 N 阱把环路增益按到 1 以下；两者最终都要过专项 DRC、TLP 标定、HBM/CDM 整机与 JESD78 闩锁测试，才能在 tapeout 签核清单上签字。