信号完整性入门：反射、串扰、端接与眼图的直觉框架

低速电路里，一根导线的作用就是「把这一点的电压搬到那一点」；到了几百 MHz 以上，这个直觉开始失灵：明明逻辑上只发了一个上升沿，接收端却看到边沿来回震荡；明明两根线没有任何电气连接，一根线翻转会在另一根上「感应」出毛刺。信号完整性（Signal Integrity，SI）就是研究互连通道如何改变信号形状、以及设计者如何把这种改变控制在接收端还能正确判决范围内的学科。本篇聚焦板级与封装级互连，与封装的信号完整性与电源完整性互为表里。

本文要回答的问题

• 为什么导线在高速下不再是「等电位体」，反射和振铃从哪来？
• 近端串扰和远端串扰有什么区别，为什么攻击线方向决定噪声出现在哪头？
• 串联端接、并联端接和差分 100 欧端接各自放在什么位置、解决什么问题？
• 受控阻抗说的 50 欧、差分 100 欧到底是谁的电阻？
• 通道损耗怎样让眼图闭合，设计者在什么环节看 IBIS 模型和仿真结果？

一、信号完整性的三大问题：反射、串扰与损耗

把一条高速链路想成「驱动器—通道—接收器」三段：驱动器输出一个边沿，通道是封装引脚、过孔、PCB 走线、连接器和另一段封装的组合，接收器在末端判决电压高低。信号完整性问题全部出在「通道不是理想管道」这件事上，可以归为三类。

读这张图先抓住分类标准：反射是一个信号被自己通道里的不均匀弹回来，串扰是多个信号之间互相借道，损耗是通道对信号高频内容的持续削弱。三者现象可能叠加——接收端一个又矮又晃还带毛刺的波形，往往是三者共同作用，不能指望一颗端接电阻解决全部问题。判断「这是谁的问题」是信号完整性分析的第一项基本功，后面几节分别展开机理，最后用一张总表把问题、现象和对策对应起来。

还要先建立一个尺度直觉：要不要认真对待信号完整性，不看频率标称值，而看边沿时间与通道时延的相对关系。一个上升沿约 100 ps 的器件，即使时钟只有 100 MHz，其谐波含量也已经让十几厘米的走线表现出传输线行为。经验上，走线时延达到边沿时间约五分之一就该按传输线对待；是否端接、端接在哪则要结合仿真决定。

二、反射：阻抗不连续为什么产生振铃

信号沿导线传播时，每一步都在对前方的分布电容充电、同时靠分布电感维持电流，局部电压与电流之比就是这条走线的特征阻抗 Z0，常见单端线控制在 50 欧左右。注意它不是万用表量出来的直流电阻——一段超导走线也可以有 50 欧特征阻抗，它由线宽、介质厚度、介电常数和参考平面距离等几何参数决定。

当前行波遇到一个阻抗变化点（线宽突变、过孔、连接器、分支、或末端的接收器输入），电压电流连续性要求能量分成两部分：一部分继续向前，一部分掉头返回，这就是反射。反射方向与幅度由两边阻抗之差决定：末端开路相当于阻抗无穷大，反射系数为 +1，入射波与反射波叠加，末端电压最高冲到接近两倍；末端短路系数为 −1，叠加后为零。介于两者之间，则按比例反射。

读这张图要盯住反射波的往返，而不是只看从左到右的主路径：边沿在源端和不连续点之间可以来回折返多次，每折返一次幅度被两边的阻抗失配削掉一部分，于是接收端看到的不是干净的一阶阶跃，而是围绕最终电平上下衰减震荡的波形，这就是振铃（ringing）。向上的过冲可能超过接收管耐压、触发保护二极管甚至加速老化，向下的下冲可能把高电平误判成低电平；即便没有误判，振铃收敛时间也会直接吃掉时序裕量。

什么制造不连续点？最常见的不是「电阻元件」，而是几何：走线换层经过的过孔引入并联电容与串联电感、参考平面被开槽迫使回流绕远、走线中途分出一段接多个负载的桩线（stub）、以及 AC 耦合电容这类焊盘区域线宽不变但局部阻抗塌陷。所以反射治理的第一原则不是事后加电阻，而是让整条通道的几何连续——这正是受控阻抗板厂工艺要保证的事。

三、受控阻抗：50 欧与差分 100 欧说的是什么

PCB 制板厂里说的「这条线控 50 欧」，意思是厂家通过调整线宽、走线到参考平面的介质厚度与介电常数，让成品走线的特征阻抗落在约定值（通常 ±10%）。50 欧是历史与工程折中：同轴线在功率容量和损耗之间的最优点大约在 50～77 欧，测试仪器统一到 50 欧后，数字高速接口也普遍跟随，方便仪表、连接器和走线共用一套阻抗语言。

常见说法	真实含义	不是什么
单端 50 欧走线	走线相对参考平面的特征阻抗 Z0≈50 欧	不是这根线上串了 50 欧电阻，直流阻抗仍接近零
差分 100 欧	两根互补线之间的差分阻抗 Zdiff≈100 欧	不是每根线 100 欧；每根单端常控约 50 欧出头
USB / LVDS / PCIe 的端接	接收端跨线（或对地）接约等于线路阻抗的电阻	不是上拉下拉的逻辑配置，是匹配用的负载
75 欧	视频与同轴电缆领域的常见阻抗	不优于也不劣于 50 欧，只是不同领域的约定

差分阻抗值得单独建立直觉。一对互补翻转的走线（P 走高时 N 走低），接收器只看两者之差，因此外界共模干扰在相减时对消，这是 LVDS、USB、PCIe 等高速接口抗噪的根本来源。两根线之间的耦合使差分阻抗并不等于两根单端阻抗简单相加，它还受线间距影响：线越近、耦合越强，Zdiff 越低。板厂说「控 100 欧差分」时，控的是线宽加线距两个几何量的组合。差分对内部两根线还要严格等长，否则两路边沿到达时刻错开（对内偏斜），差模能量会在错开的那段时间泄漏成共模噪声。

受控阻抗不是精确到欧的玄学：±10% 的制造容差、温湿度引起的介质漂移、以及过孔连接器的局部偏离都在预算内。设计者真正要保证的是「沿通道阻抗大体连续、末端有人匹配」，而不是把每一段都抠到标称值。阻抗控制如何与封装、电源分配协同，可参考封装的信号完整性与电源完整性中的分层视角。

四、端接：串联、并联与差分端接放在哪

既然反射源于阻抗失配，端接（termination）的思路就是人为放一个电阻，把某个反射系数为 ±1 的端点改成接近 0。放的位置只有两个自然选择：源端或末端，分别对应串联端接与并联端接两大流派。

读这张图对比两种哲学：串联端接把电阻放在驱动器旁边，使「芯片输出阻抗 + 串联电阻」之和等于 Z0。出射波幅度只有电源一半，但末端高阻产生 +1 反射后翻倍成全幅，反射波再回到源端时被匹配电阻彻底吸收，往返一次即安静。它的优点是几乎不耗静态电流（电阻与高阻输入串联），适合一点对一点、CMOS 电平、负载集中在末端的场合；代价是沿线上的波形在反射回来之前只有半幅，中间任何分支抽头都会看到错误电平，所以桩线和多负载是它的天敌。

并联端接则在接收端用一颗等于 Z0 的电阻把信号「终结」到地（或终结到参考电源、或用分压式戴维南端接），入射波到达即被吸收，不产生反射，沿线各处都是全幅波形，因此能挂多个接收器。代价显而易见：高电平期间电阻持续对地灌电流，静态功耗显著，驱动器必须有能力维持这个电流。差分接口的端接是并联思想的差分版本——在接收端 P、N 之间跨一颗等于 Zdiff 的电阻（典型 100 欧），差模能量在末端被吃掉，共模则不受影响。

端接方式	位置	消除哪头的反射	静态功耗	典型场景
串联端接	源端，紧贴驱动器	吸收从末端返回源端的波	几乎为零	单点到单点 CMOS、DDR 地址/命令类
并联端接到地	末端，紧贴接收器	末端不产生反射	大（持续灌流）	多负载、ECL/高速时钟
戴维南端接	末端，上下两颗分压	同并联，并提供直流偏置	中到大	TTL 兼容、需要偏置点的总线
差分端接	末端，跨 P/N 之间	吸收差模入射波	仅翻转时有电流	LVDS、USB、PCIe、SerDes

实际芯片里端接电阻常常做在裸片上并可校准：工艺漂移使片上电阻偏差可达 ±20% 以上，需要上电校准把阻值拉回 Z0 附近，片上端接如何自动校准可参见SerDes 发送端驱动阻抗校准。端接位置还有一个物理细节：电阻到不连续点之间的引线电感会让匹配在高频失效，所以电阻必须紧贴引脚，端接不是原理图上放个符号就结束的事。

五、串扰：近端 NEXT 与远端 FEXT

两根走线长时间平行靠近时，它们之间存在分布互容（电场）与分布互感（磁场）。攻击线（aggressor）翻转的边沿在行进过程中，通过这两个耦合机制不断把一小部分能量注入旁边的受害线（victim）。这与反射完全不同：没有任何阻抗不连续也会有串扰，它是「邻居太近」的问题。

读这张图的关键是边沿的运动方向：注入噪声会同时向受害线两头跑，向后（朝受害线源端）传播的部分在整个耦合时间内持续累加，形成宽度约等于两倍耦合段时延、出现在近端的近端串扰 NEXT（Near-End Crosstalk）；向前（与攻击边沿同向、朝受害线末端）传播的部分始终和边沿挤在一起走，最后在末端一次性出现，形成窄而尖的远端串扰 FEXT（Far-End Crosstalk）。这解释了两个常被搞混的事实：NEXT 大小主要看耦合长度饱和后的耦合强度，线再长也趋于饱和；FEXT 的幅度随耦合长度增长，但如果受害线下方有完整、连续的参考平面，容性与感性耦合在良好叠层下近乎对消，FEXT 可以很小——带状线（夹在两个平面之间）的 FEXT 天然远小于微带线（表层走线），原因就在这里。

串扰治理手段按性价比排序：第一是拉开间距，业界常用「3W 规则」（线中心距不小于三倍线宽）作为起点，关键信号要求更宽；第二是保证攻击线和受害线都有连续的参考平面，平面开槽、跨分割是串扰和 EMI 的重灾区，因为回流电流被迫绕远、环路面积骤增；第三是减少平行耦合长度，相邻层走线正交布线；第四才是在不得已时加地线隔离（guard trace），而地线若不密集过孔缝合，本身会变成谐振天线，适得其反。多位同时翻转造成的电源/地弹与串扰机理相近但归属电源完整性，可结合同步开关噪声 SSN 分析理解。

六、损耗、眼图闭合与 IBIS 仿真在流程中的位置

信号走得越远、速率越高，通道对它越不友好，损耗分两块：导体损耗来自高频电流挤向导体表面的趋肤效应，电阻随频率升高而增大；介质损耗来自板材分子极化反复消耗电场能量，表现为介电常数带虚部。两者都优先吃掉高频分量，后果不是简单的「幅度变小」，而是边沿变缓、每个比特的拖尾延伸到相邻比特周期里，形成码间干扰（Inter-Symbol Interference，ISI）——前一个比特还没收敛，后一个比特已经到来。

把无限长的比特流按一个比特周期（对 NRZ 而言；PAM4 则更复杂）截断叠加在同一对时间轴上，得到的就是眼图：好通道下轨迹集中在「0 电平和 1 电平两条粗带」，中间张开一个菱形的眼睛；损耗、振铃、串扰和抖动共同把上下眼皮压拢、左右眼角拉窄，眼睛闭合到接收端无法判决时链路就误码。眼图怎么量、闭合预算由哪些分量构成，可进一步看眼图与抖动分解；高速 SerDes 还会在发送端预加重、接收端用 CTLE/DFE 均衡把眼皮重新撑开，编码层的 8b/10b 等机制见 SerDes 与 8b/10b 编码。

这张图给出设计者在流程中的切入点：信号完整性不是靠手算完成的，而是「模型 + 仿真 + 测量」闭环。数字/板级设计者最常接触的是 IBIS 模型（I/O Buffer Information Specification）：它用查表形式描述一个 I/O 引脚在不同工艺角下的电压—电流特性（V/I 曲线）与开关边沿的 V/T 数据，不泄露晶体管级网表，因此芯片厂商愿意对外提供。仿真工具把发送端 IBIS、走线叠层算出的传输线模型（或 S 参数）、接收端 IBIS 串起来做时域仿真，直接观察接收端波形、眼图和振铃；更高频或做通道频域分析时则使用 S 参数与 AMI 模型。设计者看仿真的位置可以归纳为下表。

问题	现象	常用对策
阻抗不连续引起反射	接收端振铃、过冲、非单调边沿	连续参考平面、减少桩线、源端串联或末端并联匹配
差分对不对称	对内偏斜、共模辐射、眼图水平变窄	等长绕线、同层同过孔数、平衡上下耦合
近端串扰 NEXT	受害线静止时被邻居翻转打出毛刺	增大间距、3W 起步、缩短平行段、避开密集总线边缘
远端串扰 FEXT	末端与攻击边沿同步出现尖峰	优选带状线叠层、连续参考平面、必要时降速或加隔离
导体与介质损耗	边沿变缓、幅度下降、眼图垂直闭合	低损耗板材、缩短通道、发送预加重与接收均衡（CTLE/DFE）
同步开关噪声/地弹	多位翻转时整体电平塌陷	加去耦、优化电源分配网络，归入电源完整性协同设计
预算不确定	不知道裕量还剩多少	用 IBIS + 叠层模型做前仿真，样板上用 TDR 与时域测量对拍

仿真分前后两轮：布局布线前用估算叠层做前仿真，确定线宽线距、端接方案与拓扑；拿到实际版图后用真实过孔与长度做后仿真签字。需要清醒的是，IBIS 模型质量、叠层参数和板材模型都有误差，仿真回答的是「在给定模型下裕量多少」，最终仍要在真实样板上用 TDR（时域反射计，原理就是主动发一个边沿、观察各点反射回来的时间与幅度——正好是第二节反射机理的逆向应用）和误码测试对拍。

这一篇在知识体系里的位置

本篇面向板级与封装级互连，是高速接口簇的概念起点。芯片侧可延伸到封装的信号完整性与电源完整性看封装分层与 SI/PI 的协同；I/O 电路侧可看SerDes 发送端驱动阻抗校准了解片上端接如何实现，以及同步开关噪声 SSN 分析理解多位翻转的电源侧效应；表征侧可进入眼图与抖动分解与 SerDes 与 8b/10b 编码。同系列后续还会展开 LVDS 差分接口专题与眼图实测方法，本篇三分法是共同的分析底座。

总结

**信号完整性入门的核心，是承认高速下互连是一个会反射、会耦合、会衰减的通道，而不是一根等电位导线。**阻抗不连续把边沿弹成来回折返的振铃，治理靠受控阻抗保持几何连续、并在源端串联或末端并联（差分对则跨接 100 欧）匹配；50 欧与差分 100 欧都是由几何决定的特征阻抗，不是直流电阻。串扰是邻居问题，按边沿传播方向分近端 NEXT 与远端 FEXT，靠间距、连续参考平面和叠层选择抑制；损耗优先吃掉高频分量，经码间干扰让眼图闭合，靠低损通道和收发均衡对抗。设计者的位置不在手算波形，而在用 IBIS 与传输线模型做前后仿真、用 TDR 和实测对拍，把反射、串扰和损耗统一收进一个电压与时间裕量预算里。