FPGA 专家 23：收发器信号完整性——把眼图闭上的原因找回来
本文是
fpga/专家层第 26 篇。收发器内部结构（PMA/PCS、CDR、编码）见 专家 04，LVDS 源同步裕量见 专家 03，板级阻抗/端接基础见 进阶 41。本篇讲芯片外通道与仿真-实测闭环。
一、通道：被忽略的"元件"
10G 以下，很多工程师只调 IP；25G/112G 时代，比特流到不到得了对端，主要由 PCB、过孔、连接器、背板决定。通道对信号的两类伤害：
- 损耗（低通）：趋肤效应（高频电流挤在导体表面）+ 介质极化损耗，频率越高衰得越狠，边沿变缓，前一 bit 的尾巴盖到后面——码间串扰 ISI。
- 不连续（反射）：阻抗从 100Ω 突变（过孔、AC 电容、连接器、残桩），信号反射回来叠加成噪声；相邻差分对耦合产生串扰。
二、核心指标体系
| 指标 | 含义 | 关注点 |
|---|---|---|
| 插损 IL (dB) | 信号过通道损失多少，随频率上升 | 奈奎斯特频率处是否在规范预算内 |
| 回损 RL (dB) | 阻抗不匹配反射回来的比例 | 越负越好，过孔/连接器是重灾区 |
| 眼图 | 万段波形按 UI 叠加 | 眼高=电压裕量，眼宽=时间裕量 |
| 浴盆曲线 | 采样位置 vs BER | 地板由随机抖动 RJ 决定 |
| 抖动 TJ | DJ（数据相关/周期）+ RJ（高斯无界） | BER 1e-12 外推 RJ |
| BER | 误码率，典型 1e-12~1e-15 | 加 PRBS 长时间统计 |
上图把表格里抽象的眼图指标画成了一条竖向的裕量刻度：中间的睁眼区就是接收端判决允许活动的范围，上下两块模板禁区对应协议规范画出的六边形掩膜（这里用结构化矩形近似），叠加波形一旦越界即判不合格。所谓“余量”，就是睁眼区上沿到模板、以及左右采样时刻到 UI 边界之间的空白，它正是后文温压矩阵选点时要守住的量。
三、仿真链路：S 参数 + IBIS-AMI
TX AMI（FIR 预加重） → 通道 S 参数（.s4p/.s8p） → RX AMI（CTLE + DFE）
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厂商提供 叠层/板材/过孔/连接器 厂商提供
三维场提取（如 HFWS/SIwave）
↓
统计眼图 + 浴盆曲线 + BER 外推 → 扫均衡参数- S 参数描述多端口网络在各频率的散射，是通道的"频域身份证"；过孔残桩、反焊盘、玻纤效应都会反映进去。
- AMI 让厂商在不泄露晶体管模型的前提下提供真实均衡算法模型；时域统计仿真一次能跑百万 bit，SPICE 跑不动。
四、均衡预算（三者分工）
| 手段 | 位置 | 作用 | 代价 |
|---|---|---|---|
| TX FIR 去加重/预加重 | 发端 | 提前抬高频，补偿已知损耗 | 占摆幅、可能增加近端串扰 |
| CTLE | 收端 | 模拟高通放大补偿高频 | 同时放大高频噪声 |
| DFE | 收端 | 按已判决 bit 减拖尾，消 ISI | 错误传播、收敛时序紧张 |
原则：均衡只救平滑损耗；反射、串扰、参考钟抖动只能回到物理设计解决（100Ω 差分阻抗、过孔背钻、间距、低抖动 MGTREFCLK、MGTAVCC/MGTAVTT 独立滤波）。
这张图对应上表的“位置”一列：FIR 长在发端、CTLE/DFE 长在收端，中间整段外部通道没有任何主动器件，信号经过它之后眼图已经闭合，再由 RX 均衡和 CDR 把眼撑开、在正确时刻采样。注意底部参考钟同时喂给 TX 的 PLL 和 RX 的 CDR——它不属于“平滑损耗”，一旦抖动超标，任何均衡旋钮都救不回来，这也是后文要求先查参考钟、且其电源单独滤波的原因。
五、上板闭环：IBERT + PRBS + 片内眼扫描
- 近端 PMA 回环（环回在收发器内、不过通道）：误码 → 查配置/复位/电源/参考钟。
- 近端 PCS / 远端回环：逐步把通道纳入，定位故障段。
- PRBS31 误码统计 + 片内眼扫描：常温与高温各扫一遍 TX/RX 均衡旋钮，选温压范围内眼开都合格的参数点，而不是常温最优点。
- 实测与仿真对不上：核对板材 Dk/Df、过孔模型、AC 耦合电容容值与封装、编译速率/参考钟设置。
六、通道建模：从叠层到 S 参数的工程流程
高速链路仿真的质量取决于通道模型，而通道模型始于 PCB 叠层设计。工程流程通常是：先确定目标速率下的奈奎斯特频率（NRZ 为线速率一半，PAM4 为四分之一），按器件通道预算（插损上限、回损、串扰、抖动）反推允许的板材和走线长度。介质材料的 Dk（介电常数，影响阻抗和传播延迟）和 Df（损耗因子，决定介质损耗）必须按树脂含量、玻纤布型号和工作频率取供应商数据手册值，而不能用经验常数；铜损部分用粗糙度模型（如 Huray/雪球形模型），高速下光板与压合后的铜面粗糙度差异会显著改变插损。过孔是最常见的阻抗突变点：差分过孔需要反焊盘开窗、地过孔围栏、合理的桩长控制，短桩经背钻去除或用盲埋孔；AC 耦合电容的焊盘跨接造成容性不连续，封装小、对称布线、参考平面连续是基本要求。连接器和背板必须使用供应商经过实测验证的 S 参数模型，并在实际串接配置（板+连接器+板）下级联。
三维场提取工具把物理几何转成 Touchstone S 参数后，要先做模型质量检查再用于仿真：因果性（无源通道响应不能先于激励）、无源性（S 参数不应产生能量）、直流连续性、频域覆盖至少到信号有效带宽（常取奈奎斯特频率的 2～3 倍）；有问题的模型会直接给出乐观的假眼。通道 S 参数按级联顺序与封装模型、TX/RX AMI 组合，统计仿真运行百万级以上比特得到浴盆曲线、眼高眼宽、BER 等高线。仿真要覆盖制造角：板材 Dk/Df 的上下限、温度、电压，输出的不是单一“眼图合格”，而是最差角下相对规范的余量。所有参数（叠层、材料、过孔结构、连接器型号、走线长度、串扰间距、均衡初值）应形成“链路设计书”，与 专家 04 的芯片侧预算表连成一份从裸片到对端裸片的完整预算。
七、均衡协同与参数优选：FIR、CTLE、DFE 的分工
三种均衡器各自处理的物理问题不同，联合调参要理解它们的代价。TX FIR 在发端以若干抽头（pre/main/post）把码流频谱预先整形：post 去加重/预加重提升高频以补偿后游标 ISI，pre 抽头对付前游标；它不引入任何噪声放大（信号是发端自己决定的），但总摆幅受限，过度抽头会压低主光标反而降低信噪比，且提升的高频分量会增加近端串扰。CTLE 是接收端高通放大器，把被衰减的高频抬平，实现简单、对数据相关抖动有效，但它对高频噪声和串扰一视同仁地放大，过强 CTLE 会把噪声抬到判决点以上；通常有多个档位（增益/极点），其选择还要配合 CDR 的稳定性。DFE 用已判决比特和训练出的抽头系数直接减去拖尾，理论上不放大噪声，对严重损耗和串扰环境最强，但反馈路径必须在一个 UI 内完成（速率越高越难），判决错误会通过反馈传播（error propagation），且收敛/自适应需要训练序列或盲收敛时间。
这张纵向流程图把上面段落里分散的描述串成了比特一路看到的眼图：发端眼是睁开的，经 FIR 预整形后送入通道，通道把眼压扁，CTLE 先把高频抬回来（连同噪声），DFE 再在判决后逐 bit 扣除拖尾，最后得到恢复的眼图交给 CDR。读图时要注意每一步的“代价”标注——FIR 占摆幅、CTLE 放大噪声、DFE 有错误传播，这解释了为什么三者要联合扫参、而不是把某一级旋钮一味调大。
参数优选不应在常温单点做“旋钮调到眼最大”，而应在温压矩阵上选鲁棒工作点：对每个候选 TX 抽头组合，RX 侧自适应后读片内眼扫描/BER，在低温、常温、高温和电源上下限重复，取所有角都有余量的中心点而非常温最优点——温漂会改变通道损耗和均衡响应（参考 专家 04 第七节的 min-over-corner 思想）。还需评估自适应稳定性：上电和丢锁后 DFE 收敛时间、长时间误码率、对训练模式的依赖。当用尽均衡仍不达标时，结论应该是通道问题（损耗超预算、反射、串扰、参考钟抖动），而不是继续加大 CTLE；均衡的物理边界要写进设计规范。对背板/长电缆场景，还可能引入重定时器（retimer，等于在链路中重建 CDR 和发射端），它用成本和延迟换取超过均衡能力的预算。
八、FPGA 板级设计要点：参考钟、电源、耦合与平面
片外通道合格后，FPGA 封装附近的设计决定了预算能否兑现。参考时钟是抖动预算的重要来源：MGTREFCLK 要用低相位噪声晶振/时钟芯片，按器件数据手册的抖动（ps RMS，积分到指定频段）选型，差分布线、就近经过参考时钟专用脚、远离开关电源和高速数据对；SSC 展频只在协议允许时启用，多通道共享参考钟（如 PCIe 主从同源）按规范连接，参考钟电源单独滤波。收发器电源（MGTAVCC/MGTAVTT/MGTAVCCAUX）对纹波和噪声敏感，通常用独立磁珠/电感加多级陶瓷去耦形成局部 pi 型滤波，电源噪声会直接调制 TX 相位、抬升随机抖动；供电电流按全部 lane 最高速率计算（见 专家 23 的收发器功耗部分），上电时序严格遵循手册。AC 耦合电容按协议选值（常见 0.1～0.22μF，过低损伤低频含量、过大封装焊盘引入不连续），靠近发送或接收侧按规范放置，选小封装陶瓷并保证两线完全对称。
差分对与参考平面：100Ω（或部分标准 85Ω）差分阻抗由叠层和线宽线距控制，对内等长远严于对间；整对走线下方参考平面连续，跨分割是反射和共模噪声的常见根源，换层处对称布置地过孔为回流提供路径；BGA 扇出线到反焊盘过孔段常是整通道最窄处，要单独建模仿真。串扰控制按仿真间距规则，背板连接器的针位分配要避开相邻高速对/使用接地针。ESD 与连接器保护器件选低电容型号，任何串入链路的元件都要纳入 S 参数模型。设计评审应把“芯片手册允许预算—封装—过孔—板走线—连接器—对端”逐段损耗/反射列表化，任何一段超过分配值就要在投板前改设计。投板后的板级实测（TDR 阻抗、S 参数、眼图）回流验证仿真假设，形成下一次设计的校正数据。
九、实测方法学：TDR、S 参数与眼图的产线级闭环
仿真预测必须被板级实测校准，否则 IBIS-AMI 里使用的板材和过孔参数只是假设。**时域反射（TDR）**向通道注入快沿，根据反射回波时间和幅度定位阻抗不连续点：BGA 扇出、过孔、AC 电容焊盘、连接器针位各有特征位置，一次测量能区分“整段偏阻抗”与“局部突变”，产线可用 TDR 快速发现压合/阻抗控制批次问题。S 参数实测用 VNA 扫频得到插损/回损/串扰曲线，和场提取模型对比，重点检查奈奎斯特频率处插损是否在预算、回损是否在规范线以上、差分对不对称造成的模转换（差模转共模）；背板系统要测量实际板+连接器+板的完整链路。探头和测试夹具（probe launch、测试板、去嵌方法）本身的影响必须去嵌，否则测的是夹具不是产品。
眼图实测有三条路径：片内眼扫描（最便宜，随 BER 扫描采样位置形成轮廓，适合量产监测和温漂跟踪）、示波器经探头/夹具在接收端测量（绝对眼图和抖动分解，需要高速探头和时钟恢复）、专用 BERT（注入 PRBS 给 BER 1e-12 以下的统计置信）。BER 测量的样本量要按 专家 04 第十一节的公式算，现场“跑了几分钟没误码”不等于合格。温压角复测后，把实测参数回填到仿真模型（板材 Dk/Df、过孔残桩、连接器模型偏差），形成仿真-实测-模型修正的闭环，团队对下一版设计的预测能力才会逐板提高。链路裕量（实测眼高/眼宽相对规范的余量）应随板序列号存档，和 专题 04 的 BIST/追溯体系结合。
十、高速链路设计检查清单
投板前：协议和速率档确定（NRZ/PAM4、编码）；通道预算表逐段列出芯片封装、过孔、板走线、连接器、对端，每段插损/回损/串扰有余量；叠层材料 Dk/Df/铜粗糙度按供应商数据取值并做角点分析；过孔结构（反焊盘、地围栏、残桩/背钻）和 AC 电容封装明确；差分 100Ω/85Ω 阻抗送板厂确认制板公差；参考钟抖动、电源纹波预算和去耦方案过审；S 参数通过因果性/无源性检查；AMI 仿真在最坏角给出眼图/BER 且参数选择不依赖常温最优点。
上板后：近端 PMA→近端 PCS→远端回环逐级点亮；PRBS 长测达到目标 BER 的样本量；片内眼扫描在温压矩阵选鲁棒参数；TDR/VNA 实测与模型对账并存档；协议互通测试和误码遥测计数器纳入产品。运行期：链路误码计数、降级/重训事件可上报；光模块/线缆老化趋势可追踪。把这张清单和 专家 04 的芯片侧清单合成一份完整的高速接口评审表，25G 以上速率的“黑天鹅”基本都能在投板前被拦住。
十一、背板与长距离场景：损耗预算和重定时器
背板、线缆和连接器是链路预算最容易超限的部分：它们把过孔和短走线几 dB 的损耗放大到几十 dB，还叠加多连接器反射和板间串扰。设计流程应先按协议预算拆分：芯片封装+板级走线分配多少插损、每个连接器多少 dB、背板多长用什么材料、对端板再留多少；总预算在奈奎斯特频率处必须小于“TX 均衡+RX CTLE/DFE 可恢复上限”，并留 20%～30% 给温漂和老化。背板板材（低损耗/超低损耗等级）和压接连接器型号在架构阶段就要定，因为它们决定机械尺寸和成本；差分过孔在背板两侧都要背钻，stub 在长链路里会在特定频率形成谐振，单纯加均衡无法消除谐振峰。
当通道超过重驱动（redriver，模拟放大）能力时，用重定时器（retimer）在中间恢复时钟、重定时并重新发送，把一条长链路切成两段独立预算；代价是额外器件、延迟、功耗和协议支持（它必须理解速率协商和部分协议状态）。有源电缆（ACC/AEC）把均衡做在线缆内，适合前面板高密度场景。无论哪种，调试顺序仍是回环分段：芯片本地、redriver 前后、retimer 两侧、对端，每段独立 BER，否则一条 40dB 的链路出问题时无法区分是哪一段吞掉了裕量。
十二、PAM4 时代的预算变化与团队方法
PAM4 用四个电平每符号传 2 比特，在相同波特率下带宽翻倍，但垂直眼高只有 NRZ 的约三分之一，对信噪比的要求显著提高：发射端有固定电平非线性（INL/DNL），接收端依赖 FEC 纠正残余误码（纠正前 BER 可能在 1e-4～1e-6，纠正后才到 1e-12 以下），因此评估指标从“眼图睁开”变成 SNR/BER 等高线和 FEC 符号错误统计；浴盆曲线要结合 FEC 纠错能力看，而不是直接要求裸眼闭合裕量。均衡方面 DFE 抽头更多、自适应算法更复杂，仿真和片内眼扫描结果的解读也随之变化（专家 04 第十三节）。团队层面的应对是把通道设计前移：在原理图阶段就引入 SI 工程师做预算、在投板前完成 AMI 最坏角仿真、在首板做 TDR/VNA/误码三项实测并回填模型。高速串行没有“先画板再调参数”的空间——物理层的错误在实验室只能被识别，不能被软件修复。
十三、串扰、电源噪声与共模设计
高速差分设计的裕量不只被通道损耗吃掉，串扰和电源噪声往往是“仿真过了上板不过”的根因。串扰来自相邻对的电磁耦合：攻击对跳变在受害对上感应噪声，近端串扰在驱动端、远端在接收端特征不同。控制手段是按场仿真结果设定对间距（常以线宽倍数为规则）、在攻击受害对间插入地保护并打地过孔、背板连接器选地针隔离、避免多对在同一层长距离平行（错层布线）。串扰预算要在奈奎斯特频率附近量化为 mV 或 dB，纳入和插损并列的总裕量表。差分对之间还存在偏斜（对内）和模转换问题：两根线长度失配或不对称过孔会把差模能量转成共模，共模噪声不被差分接收抵消，且容易造成 EMC 辐射，因此对内等长、AC 电容对称、反焊盘对称都要逐段检查。
电源噪声对 SerDes 的耦合有两条路径：MGT 电源纹波经 TX PLL 变成确定性/周期性抖动（PJ），经 RX 模拟前端变成判决噪声。设计上除独立滤波外，还要让收发器供电平面远离大功率开关节点，BGA 扇出后的去耦电容按封装指南布置；多 lane 同时突发的电流瞬态要在功耗签核中模拟（专家 23）。参考时钟电源和器件主电源分离，时钟芯片本身的相位噪声和供电 PSRR 共同决定参考钟抖动。共模噪声还来自参考平面不连续、连接器地回流路径过长，这些问题在 S 参数的差模插损里看不到，必须看 SCD21 等模转换指标。把插损、回损、串扰、模转换、时钟抖动、电源纹波六类指标放进同一张预算表并各自留出实测方法，才算完整的高速通道设计。
十四、典型调试案例与决策树
案例一，常温正常高温误码：近端 PMA 回环良好、远端回环随温度恶化；扫 TX/RX 均衡发现常温最优点在高温眼宽明显缩小，改选全温区中心参数点解决，同时发现板材实际 Df 偏高，回填仿真模型。案例二，某一批次链路失败率高：单板 TDR 发现过孔残桩超标，追溯为背钻深度公差批次漂移；加严背钻规范并把 TDR 纳入来料检验。案例三，随机丢链路且与业务相关：误码总在所有 lane 同时突发，最后定位为某路开关电源模式与 MGT 电源耦合，改滤波和布局后消失；这类“多 lane 同时”特征指向共因（电源/时钟），不是通道。案例四，背板个别槽位误码：连接器针位上相邻高速对未隔离，槽位振动改变接触阻抗放大串扰，重新分配针位。案例五，仿真眼图良好但 CDR 失锁：参考钟抖动超规范，通道完全无辜，证明时钟应先于通道排查。
通用决策树：第一步近端 PMA 回环——失败查收发器配置、复位、电源、参考钟；通过则第二步近端 PCS/远端回环，把信道纳入；第三步 PRBS 长测和片内眼扫描，按温压矩阵选均衡；第四步若误码呈多 lane 共发，查电源和参考钟共因；若只在特定端口/槽位，查该通道的 TDR、S 参数、连接器和 AC 元件；第五步用协议互通确认不是配置/极性/lane 映射问题。每一步的判据、仪表和留档数据标准化后，高速接口问题不再依赖个别专家，普通工程师也能在小时级定位。
十五、团队流程建议
把信号完整性变成可重复的组织能力，需要在项目流程中固定几个动作：架构阶段由 SI 工程师参与连接器/板材/拓扑选型并给出通道预算分配，而不是等原理图评审；原理图阶段检查参考钟电源、MGT 供电、AC 耦合、极性/lane 映射和测试点；PCB 阶段场提取关键过孔和整通道，AMI 仿真在最坏角通过才放行投板；首板阶段完成近端/远端回环、PRBS 温压测试、TDR/VNA 对账，参数表（TX 抽头、CTLE/DFE）随板卡版本入库；量产阶段 BIST 回环、误码计数和关键链路抽测进 MES；现场阶段误码遥测支持老化趋势分析。设计书、仿真模型、实测参数三者用同一版本号管理，板级改板时同步更新（与 专题 04 的追溯体系衔接）。高速 SerDes 是 FPGA 系统中物理属性最强、软件化调参救不回来的部分，投入产出比最高的工程时刻永远是投板之前。
十六、一页纸总结与落地建议
对工程师个人，记住三句话：通道是和 TX/RX 同等重要的“元件”，必须在投板前用 S 参数和 AMI 仿真量化；均衡只补偿平滑损耗，反射、串扰、时钟和电源问题必须回物理层根治；任何参数选择都以温压矩阵下的最小裕量为准，常温最优解没有工程意义。对团队，建立四个固定产物：链路预算表（从芯片封装到对端逐段列 IL/RL/串扰/抖动）、仿真报告（最坏角眼图、浴盆、BER 外推和参数扫描）、首板实测包（回环分级结果、PRBS 误码统计、片内眼图、TDR/VNA、温压数据）、量产检查项（BIST 回环、误码计数、关键参数存档）。四者与原理图、PCB 版本和固件版本绑定，板级改板或更换连接器/板材时全套更新。这样，高速链路的成败就不再依赖某位 SI 专家的手感，而是团队可重复的工程能力——这也是把 10G 经验迁移到 25G/56G/PAM4 时代时唯一可靠的方法。
十七、接口演进视角：从 10G 到 112G 的经验迁移
许多团队的 SI 困境来自用旧速率的经验直接上新速率。10G 时代，板级走线和常规板材往往“接上就能跑”，均衡参数一版通过；25G 开始，过孔结构、板材 Df 和参考钟抖动成为必须仿真和实测的对象；56G NRZ/PAM4 再进一步，连接器和背板成为主导预算项，retimer 从可选项变成常规设计，封装模型也必须由供应商提供并级联。迁移经验时要保留的是方法论——预算表、回环分级、温压选点、仿真实测对账；要放弃的是具体经验参数（旧板材、旧抽头值、旧的“过孔随便打”规则）。新项目立项时，应先按目标速率的协议通道规范确定物理层约束，再选器件和叠层，而不是沿用老板改芯片。
对软件和 FPGA 逻辑团队，高速链路也不再是“IP 配好就结束”：均衡参数表要版本化、误码计数器要进遥测、现场更换光模块/线缆后可能需要重新评估参数（专家 04 的可配置思路）。把链路当作需要持续监控的子系统（误码趋势、重训事件、温度关联），而不是一次性 bring-up 的对象，是高速产品和实验室演示的分水岭。
十八、投板评审清单
把投板前必须回答的问题固化下来。物理层：叠层材料 Dk/Df、铜粗糙度和制板公差是否按最坏角取值？差分阻抗控制目标和制板厂能力是否确认？每对高速线的对内等长、参考平面连续性、换层过孔和地过孔数量是否检查？过孔反焊盘/桩长（背钻或盲孔）方案是否经场提取？AC 耦合电容容值、封装、对称性和摆放侧是否符合协议？连接器 S 参数是否为实测模型、针位是否地隔离？时钟：参考钟源抖动、SSC、电源滤波、走线和专用引脚是否满足？电源：MGT 各轨去耦、磁珠/电感、纹波预算和上电时序是否过审？仿真：整通道（封装+板+连接器+对端）AMI 统计眼图在最坏温压角是否有眼高眼宽余量，TX/RX 参数是否选了鲁棒中心？可测试性：AC 电容附近测试点、回环模式、误码/眼扫描寄存器是否在固件里就绪？任何一项答不上来，正确动作是推迟投板而不是指望上板调参——25G 以上的物理层没有软件补丁。
总结
高速链路是"TX 均衡 + 通道 + RX 均衡"的联合预算：投板前用 S 参数和 IBIS-AMI 算眼图，投板后用 IBERT/PRBS/片内眼扫描按回环分段验收，均衡只补损耗，反射串扰抖动必须回到物理层根治。