开关电容电路：用两相时钟搬电荷，等效出 1/(fC) 的电阻
更新时间：2026-09-25。片上模拟滤波器、积分器、ADC 的前端里，随处可见一种古怪结构：几个 MOS 开关夹着一个电容，接两相反相时钟，周期性地充放电。它看起来什么连续元件都不像，却在扮演一个电阻——而且阻值不靠材料、不靠尺寸，靠时钟频率决定。这就是开关电容电路（switched-capacitor circuit）。理解它需要一点 MOS 开关导通电阻的背景，可参考 MOS 小信号模型；它的用武之地是 ΣΔ 调制器等数据转换器，见 ΣΔ ADC 与调制器。开关电容为什么能大行其道，根源仍是片上精确无源元件的稀缺，这一点在 模拟电路为什么这么难 里有整体讨论。
本文要回答的问题
- 一个电容加四个开关，凭什么等效成一个电阻？1/(fC) 这个阻值是怎么推出来的？
- φ1、φ2 两相时钟为什么必须「不交叠」？交叠了会出什么事？
- 为什么说开关电容滤波器的截止频率只取决于时钟频率和电容比？电容比在工艺里能做准到什么程度？
- kT/C 热噪声是什么？1pF 电容采样一次到底带进来多少噪声？
- 电荷注入和时钟馈通怎样产生误差电压？底极板采样为什么能抑制它们？
- 开关电容积分器、可编程增益放大器（PGA）怎样用同一个电容比原理搭出来？
一、核心思想：电阻的本质是「搬运电荷」
先忘掉电阻的物理材料，从端口效应重新定义它。一个电阻 R 接在两个电压节点 V1、V2 之间，连续流过的电流是 I = (V1−V2)/R。换个视角：电阻在单位时间里把一定量的电荷从一端搬到另一端，搬运速率由两端压差决定。
那么，能不能不用连续电流，而用「一包包地搬电荷」来模仿这件事？可以。取一个电容 C，先并到 V1 上充满电，电荷量 Q = C·V1；再把它断开、改并到 V2 一侧放电到 V2。每完成一轮，电容净搬运的电荷正比于两端的压差。如果这个动作以频率 f 每秒重复 f 次，平均电流就是「每轮搬运量 × 每秒次数」，端口看来与电阻毫无分别。
这就是开关电容的全部思想：用时钟控制开关，让电容周期性地在两个节点之间转移电荷包，以离散的电荷流冒充连续电流。它在 20 世纪 70 年代被发明后迅速成为 CMOS 模拟电路的支柱，原因很现实——片上做一个准确的大电阻极其困难：扩散电阻或多晶硅电阻占用巨大面积，绝对阻值随工艺角漂移 ±20% 以上，温度系数也差；而一个几 pF 的电容加四个最小尺寸开关，面积小、功耗低，还能随时用改变时钟频率的办法「调频」阻值。
要注意这套戏法成立的前提：信号变化必须远慢于时钟。每个时钟周期内输入电压近似不变，离散的电荷包才与连续电流等效。因此开关电容是一个采样数据系统（sampled-data system），时钟频率通常取信号最高频率的 32~256 倍，采样带来的混叠、频谱折叠问题也随之而来，这与普通连续时间滤波器不同。
顺带一提，上面并联型结构只是开关电容电阻的一种。另有串联型：电容与输入串联，φ1 时电容两端短路放电，φ2 时串入两节点之间转移电荷，推导形式略有差别，极限情况下同样得到 1/(fC)。工程上选哪种，取决于节点是电压源还是高阻节点、以及对寄生电容是否敏感。从系统视角看，开关电容单元就是一个由时钟驱动的「电荷泵」，理解了电荷包的数量和方向，不必纠结具体拓扑。
二、两相不交叠时钟：一个周期内的电荷搬运
下图是最基本的开关电容单元，即所谓并联型结构。四个 MOS 开关分成两组：S1、S3 由 φ1 控制，S2、S4 由 φ2 控制；C 是被搬来搬去的电容。
两相时钟的波形是理解动作顺序的关键：φ1 和 φ2 永远不会同时为高，在一相关断和另一相导通之间特意留一段「两个都为低」的死区（non-overlap time），典型几纳秒到几十纳秒，由不交叠时钟产生电路保证。
逐相算账。φ1 相，S1、S3 闭合，电容上极板接 V1、下极板接地，电容两端电压为 V1，储能电荷 Q1 = C·V1。φ2 相，S2、S4 闭合，电容改并到 V2 与地之间，电压变为 V2，电荷调整为 Q2 = C·V2。一个周期内从 V1 节点取走、送向 V2 节点的净电荷为：
ΔQ = Q1 − Q2 = C·(V1 − V2)
为什么时钟必须不交叠？设想 φ1、φ2 出现同时为高的瞬间：S1、S2 同时导通把 V1 和 V2 直接短接，S3、S4 同时导通把 V2 侧直接对地短路。电容被旁路，节点之间出现低阻直通，电荷不再受控地按包转移，而是直接灌入——轻则信号失真，重则损坏偏置。不交叠死区保证任何时刻四个开关里最多只有一组闭合，电荷的唯一通路就是经过电容本身。
三、等效电阻 1/(fC)：推导、算例与适用边界
时钟每 T = 1/f 秒完成一个周期，平均电流就是每周期搬运电荷除以周期：
I_avg = ΔQ / T = f·C·(V1 − V2)
对照欧姆定律 I = (V1−V2)/R，端口伏安关系完全相同，于是等效电阻：
Req = (V1 − V2)/I_avg = 1/(f·C)
给一组算例。时钟频率 f = 1MHz、电容 C = 1pF，则 Req = 1/(10⁶×10⁻¹²) = 1MΩ。把时钟降到 100kHz，阻值立刻变成 10MΩ；升到 10MHz 则变成 100kΩ。一个固定的电容，靠分频器就能给出任意阻值范围的「电阻」，这是真实电阻永远做不到的。
| 对比维度 | 片上扩散/多晶硅电阻 | 开关电容等效电阻 |
|---|---|---|
| 阻值来源 | 材料方块电阻 × 几何尺寸 | 时钟频率与电容：Req=1/(fC) |
| 绝对精度 | 差，±15%~±30% | 高，跟随晶振时钟精度（±1% 内） |
| 可调性 | 固定不可调 | 改时钟频率即可连续或数字程控 |
| 面积（大阻值时） | 极大，数 MΩ 难以集成 | 小，开关+小电容 |
| 工作域 | 连续时间，无混叠 | 采样数据，需远高于信号频率 |
| 噪声 | 热噪声 4kTR | kT/C 噪声（见第五节） |
等效模型有明确的适用边界。其一是频率：信号频率必须远低于时钟，工程上取 f ≥ 32~64 倍信号带宽，离散电荷流才平滑得像直流；其二是开关非理想性，MOS 开关有有限的导通电阻 Ron，充放电按时间常数 Ron·C 指数收敛，要求每相导通时间远大于 Ron·C（一般 7~10 倍时间常数），否则电荷没搬完就进入下一相，引入增益误差。Ron 的来源在 MOS 小信号模型 的线性区一节有交代。
四、电容比为什么准：滤波器精度的根基
开关电容真正的杀手级应用是模拟滤波器和积分器。把一个开关电容电阻 Req = 1/(f·C1) 和一个积分电容 C2 组合，RC 时间常数为：
τ = Req·C2 = C2/(f·C1)
滤波器的截止频率只由时钟频率和电容比决定：
fc = f·C1/(2π·C2)
算例：f = 1MHz、C1/C2 = 0.1（如 C1=1pF、C2=10pF），则 fc = 10⁶×0.1/(2π) ≈ 15.9kHz。时钟来自晶振锁相环，频率精度可优于 0.01%；剩下只问一个问题：电容比 C1/C2 在硅片上能做准吗？
答案是能，而且远比任何绝对元件准。关键在于匹配是「同一片局部区域内的相对几何」。同类型电容的单位电容值受氧化层厚度、介电常数等工艺漂移影响时，相邻电容同涨同落，比值中这些绝对误差被约掉；剩下的误差只来自版图边缘的尺寸偏差与局部梯度。用完全相同的单位电容阵列拼出 C1、C2（如 1 个单位对 10 个单位），加上共质心布局和哑电容环绕，0.18μm 工艺中电容比精度典型可达 0.1% 量级，温度系数也在每摄氏度几 ppm。
对比一下：片上 RC 滤波器的截止频率 = 1/(2πRC)，R 和 C 的绝对误差各 20%~30% 且互不相关，合成误差超过 ±40%，必须留校准手段；开关电容滤波器上电即准，并可随时用时钟比例调谐。这就是音频 CODEC、传感器模拟前端、ΣΔ 调制器几乎清一色开关电容实现的原因。代价是时钟耦合和镜像频率需要前置抗混叠滤波器处理。
电容本身的选型也有讲究。早期工艺用上下两层金属夹介质的 MIM 电容，线性好但需要额外掩模、密度低；现代设计大量改用同层金属叉指结构的 MOM 电容，利用金属侧壁 fringe 电场，密度高且不需额外工艺层。无论哪种，匹配设计的规矩相同：用统一尺寸的单位电容、在阵列四周摆一圈不接线的哑电容（dummy capacitor）消除边缘环境差异、按共质心方式交叉摆放以平均片上氧化层厚度的线性梯度。还要保证电容两端电压系数相同——这正是单位电容必须同型同尺寸的理由。
五、四大非理想效应：kT/C、电荷注入、时钟馈通与底极板对策
1. kT/C 热噪声。 开关导通时，其导通电阻的热噪声对电容充电；开关断开瞬间，噪声电压被「冻结」在电容上。噪声总功率与电阻阻值和带宽的微妙抵消后，只取决于电容：
v_n,rms = √(kT/C)
室温下 kT ≈ 4.14×10⁻²¹J。C = 1pF 时 v_n = √(4.14×10⁻²¹/10⁻¹²) ≈ 64μV rms；C 加大到 10pF 降到约 20μV；0.1pF 时则高达 203μV。这条公式是电容取值的起点：按 ADC 满幅 1V、要求噪声低于 LSB/2 反推，12 级精度大约需要 10pF 以上采样电容。噪声随电容开方下降，而面积和功耗线性上升，又是折中。
2. 电荷注入（charge injection）。 MOS 开关关断时，沟道里的反型层电荷 Qch = Cox·W·L·Vov 必须流出，一部分灌到采样电容上，造成与信号相关的误差电压 ΔV = Qch/(2C)。算例：0.18μm 工艺 Cox≈8.5fF/μm²，W=1μm、Vov=0.5V，Qch ≈ 8.5×1×0.18×0.5 ≈ 0.77fC，落在 1pF 上约 0.38mV。输入电压改变 Vov，误差随之变化，产生谐波失真而非单纯失调。
3. 时钟馈通（clock feedthrough）。 时钟通过栅漏重叠电容 Cgd 与采样电容构成电容分压，时钟跳变直接耦合到信号端：ΔV = Cgd/(C+Cgd)·ΔVclk。它与输入信号基本无关，表现为固定失调，但交叠电容随工艺漂移，且两相馈通不对消时会留下纹波。
工程上的标准对策可以汇总为：
| 非理想效应 | 典型量级（1pF） | 常用抑制手段 |
|---|---|---|
| kT/C 噪声 | 64μV rms | 加大电容、相关双采样、过采样平均 |
| 电荷注入 | 0.3~1mV 与信号相关 | 底极板采样、互补开关、虚拟开关吸收 |
| 时钟馈通 | 几 mV 失调 | 全差分结构、互补时钟对消、屏蔽线 |
| 开关 Ron 误差 | 增益误差 0.1%~1% | 增大 W、提高时钟摆幅、留足建立时间 |
4. 底极板采样（bottom-plate sampling）。 这是开关电容版图和时序中最重要的一条规矩。电容下极板（bottom plate，靠近衬底、寄生电容大的一端）的接地开关提前几纳秒关断，上极板（top plate）接信号的开关随后再断。下极板开关断开那一刻，输入开关仍然闭合，电容上极板电位被低阻信号源牢牢钉住，因此该开关注入的电荷无法改变电容两端电压；等到输入开关断开时，电容已经浮空，其注入的电荷是信号无关的固定量，表现为直流失调，可由全差分结构对消。一句话：用开关断开的先后次序，把信号相关的注入变成信号无关的失调。几乎所有精密开关电容电路都严格遵循此时序。
六、应用：开关电容积分器与可编程增益放大器
把开关电容电阻接到运放反相输入端，就得到开关电容积分器。φ1 相 C1 从 Vin 采样电荷 C1·Vin；φ2 相 C1 改接到运放虚地，全部电荷转移到反馈电容 C2 上，输出每周期变化：
Vout(n) = Vout(n−1) − (C1/C2)·Vin
增益系数就是电容比——这正是第四节「电容比精确」原理的直接兑现。在 ΣΔ 调制器中，这样的积分器级联构成环路滤波器，其系数精度直接决定调制器性能，详见 ΣΔ ADC 与调制器。运放本身需要足够的直流增益保证建立精度，单级共源共栅结构的取舍见 运放拓扑：单级与共源共栅。
可编程增益放大器（PGA）则在同一结构上加一组可数字选择的输入电容：C1 由二进制加权的电容阵列组成（如 1、2、4、8 个单位电容），用 3 位开关字选通不同的 C1 接入，增益 Av = C1/C2 即按 1、2、4、8 倍切换，全程没有任何电阻。增益之间的匹配误差就是电容比误差，0.1% 量级；切换瞬间只改变电荷包大小，不改变运放工作点，因此瞬态干净。这类结构广泛用于多量程传感器前端和多通道 ADC 驱动。
再给一个典型系统数字：音频频段应用时钟 256×48kHz ≈ 12.3MHz，采样电容 2~5pF（kT/C 噪声 10~20μV），积分电容 20~50pF，增益误差 0.1%，死区 2~5ns，运放单位增益带宽做到时钟频率的 3~5 倍以保证每相建立——这组数字就是一个开关电容模拟前端的典型预算。
补充一个实现细节：实际积分器普遍采用对寄生电容不敏感的接法，即让 C1 下极板在 φ1 接地、φ2 接虚地，使上下极板的寄生电容分别接到固定电位上，它们的充放电不经过信号通路。这样即使总寄生电容占到 C1 的 10%，传递系数仍然只由 C1/C2 决定。若忽略这条接线规矩，把高阻的运放输入端接到电容寄生沉重的一端，电容比再准也救不回精度。与斩波稳零一样，开关电容也属于「用时钟调度模拟信号」的思路，对照阅读 比较器与斩波稳零失调消除 可以体会这类时钟辅助模拟技术的共同风格。
这一篇在知识体系里的位置
- 想弄清开关 Ron、Cox 等器件参数的来源 → MOS 小信号模型；
- 想看开关电容积分器在数据转换器里怎样级联成环路 → ΣΔ ADC 与调制器；
- 想看同样依赖元件匹配的电压输出结构 → R2R 电阻型 DAC 架构；
- 想看运放增益与建立精度的拓扑选择 → 运放拓扑：单级与共源共栅；
- 想理解片上精确元件为何稀缺、模拟设计为何处处折中 → 模拟电路为什么这么难。
总结
开关电容电路就是：用 φ1/φ2 两相不交叠时钟驱动四个 MOS 开关，让电容每周期在两节点间搬运 ΔQ=C·(V1−V2) 的电荷包，平均电流 fC·(V1−V2) 从而等效出 Req=1/(fC) 的电阻；与电容组合后，滤波器截止频率 fc=f·C1/(2πC2) 只取决于时钟与电容比，而单位电容阵列加共质心布局可把电容比做到 0.1% 量级，这是它战胜片上电阻的根本原因；代价是采样数据系统的混叠约束和四类非理想效应——kT/C 噪声 √(kT/C)（1pF 约 64μV rms）、沟道电荷注入、时钟馈通与 Ron 建立误差，分别靠加大电容、底极板采样、全差分对消和留足时间常数治理；同一电容比原理直接产出增益为 C1/C2 的开关电容积分器与数字程控 PGA，是 ΣΔ ADC 和模拟前端的通用积木。