低噪声 LDO 的基准滤波怎么设计：NR/SS 电容、极点位置与启动时间权衡
LDO 输出噪声的大头往往不是 pass 管，而是带隙基准：基准端的噪声被误差放大器按 1+R1/R2 倍原封不动放大到输出。NR/SS 引脚上一颗几纳法到一微法的电容，与片内基准缓冲器的输出阻抗构成一个片外 RC 极点，是低噪声 LDO 留给设计者唯一、但牵一发动全身的降噪旋钮——它同时改变输出噪声、低频 PSRR 和启动时间。
给 PLL、VCO、高精度 ADC 供电时，电源噪声直接变成相位抖动和 ADC 码值跳动，选了一颗标称「低噪声」的 LDO 只是起点，datasheet 上最好的那档积分噪声几乎都脚注着「NR 电容接 100nF」「NR 电容接 1µF」。这颗电容为什么有这么大作用、是不是越大越好、它和软启动又为什么挤在同一个引脚上，是本篇要算清的账。LDO 的基础环路（pass 管、dropout、反馈分压）在 LDO 线性稳压器原理与选型：Dropout、PSRR、效率与稳定性 中已有完整交代，本篇只深入基准滤波这一段；基准源头本身的温度特性见 带隙基准 Bandgap：CTAT 与 PTAT 互补产生温度无关电压。
本文要回答的问题
- LDO 的输出噪声从哪来？为什么带隙基准的噪声会被放大到输出？
- NR/SS 引脚上的电容在小信号上到底构成什么？极点频率怎么算？
- C_nr 取 10nF、100nF、1µF 时，输出积分噪声各改善多少？
- 为什么同一点电容又兼作软启动？电容加大后启动时间和输入浪涌怎么变？
- 这个片外极点会不会破坏环路稳定、对低频 PSRR 有多大帮助？拿不下噪声预算时还有哪些替代手段？
一、输出噪声从哪来：基准噪声怎样被折算到输出
LDO 输出端的噪声由四部分组成：带隙基准噪声、误差放大器输入等效噪声、反馈电阻热噪声、pass 管与输出节点噪声。在 10Hz～10kHz 这个对 PLL 和 ADC 最要命的频段，基准噪声通常是最大项——误差放大器的输入对管噪声可以靠面积和电流压下去，而带隙基准里双极晶体管的闪烁噪声（1/f 噪声）天生偏大，基准核心还工作在低电流下。
折算关系直接来自 LDO 的直流方程。稳态时分压点被强制等于基准，输出 Vout = Vref × (1 + R1/R2) = K·Vref，其中 K 是噪声增益。这个式子对噪声小信号同样成立：基准节点上的任何电压起伏，都会被误差放大器当作「真基准的变化」忠实地放大 K 倍出现在输出。以 1.2V 基准输出 3.3V 为例，K = 3.3/1.2 = 2.75，基准端 10µV 的噪声到输出就是 27.5µV。
读这张漏斗图抓住一件事：基准噪声从左到右逐级传递，误差放大器那级不但不收窄，反而乘以 K 放大；真正的频率选择性只发生在第③级。所以低噪声设计的核心动作，就是把第③级的极点压到目标频段以下，让噪声在被放大之前先被衰减。带隙自身也有 PSRR 不完美的问题，源头侧的改善路线（cascode 偏置、预稳压）见 bandgap PSRR 提升：cascode 偏置、预稳压与高频补偿三条路线，本篇讨论的是基准做好之后、板级还能再加的一道滤波。
二、NR/SS 引脚：一颗电容构成的片外极点
典型低噪声 LDO 的基准通路是：带隙核心先产生约 1.2V 电压，经过一个低输出阻抗缓冲器，再由片内串联电阻 R_nr（等效输出阻抗，kΩ 量级，随型号差异很大）引到 NR/SS 引脚，引脚在片内直通误差放大器的同相输入端。这个节点阻抗高、对直流精度要求又极高，没法把大电容做进芯片（100nF 的片上电容面积无法接受），所以器件厂把它引出来，让你在 PCB 上挂电容。
读图时把 R_nr 和 C_nr 看成一个 RC 低通：基准的直流分量被缓冲器驱动、稳态无电流、不产生压降；而噪声分量在 R_nr 上与电容阻抗形成分压，传递函数是一阶低通 Vn_nr/Vn_bg = 1/(1 + jf/f_p)，极点频率：
f_p = 1 / (2π·R_nr·C_nr)
这颗电容同时带来一个直流误差源：电容漏电流（以及 NR 引脚偏置电流）要流过 R_nr。若漏电 10nA、R_nr 为 2kΩ，基准端就多出 20µV 偏移，放大 2.75 倍后输出偏移 55µV。这就是 NR 电容必须选低漏电陶瓷电容、PCB 要做干净绝缘的原因——用电解电容或污染严重的焊盘，降噪不成反添直流误差。另外，同一点位在很多型号里兼作软启动（soft-start）：上电时片内电流源给这颗电容恒流充电，电压缓慢爬升，输出按 K 倍跟随爬升。第四节会看到，滤波和软启动共用一颗电容，正是所有取舍的根源。
三、三档 C_nr 算例：极点、噪声带宽与积分噪声
下面给一组设计取值示例，用于建立量级概念：Vref = 1.2V、Vout = 3.3V（K = 2.75）、R_nr = 2.0kΩ、NR 节点处基准白噪声密度取 40nV/√Hz、软启动充电流 I_ss = 4µA。具体型号的 R_nr 与 I_ss 必须以该型号 datasheet 为准，但各档之间的比例关系不变。
| C_nr | 极点 f_p | 单极点噪声带宽 πf_p/2 | 基准白噪声积分 | 折算到输出（×2.75） | 软启动爬升至 1.2V |
|---|---|---|---|---|---|
| 10nF | 约 7.96kHz | 约 12.5kHz | 约 4.5µVrms | 约 12µVrms | 约 3.0ms |
| 100nF | 约 796Hz | 约 1.25kHz | 约 1.4µVrms | 约 3.9µVrms | 约 30ms |
| 1µF | 约 79.6Hz | 约 125Hz | 约 0.45µVrms | 约 1.2µVrms | 约 300ms |
表中的噪声按单极点白噪声积分计算：噪声带宽为 πf_p/2，积分噪声等于噪声密度乘以噪声带宽的平方根。每把电容加大十倍，极点下移十倍，被滤频带的白噪声积分值按 √10 收窄，这就是三档之间约 3.2 倍递减的来历。输出噪声的 datasheet 实测值通常比表中高，因为还含误差放大器噪声和电阻噪声，那些项不随 C_nr 变化，构成噪声地板。
两个使用要点。第一，极点只衰减极点以上的频率。带隙的 1/f 噪声拐角常在几十到几百赫兹，10nF 档极点在 8kHz，对 1/f 段几乎无能为力；1µF 档极点压到 80Hz，才能把大部分 1/f 能量也盖掉。选型时先问清楚目标负载最怕哪个频段：本振 PLL 关心环路带宽内（几十 kHz 以内）的近端噪声，ADC 则关心采样频率以下的积分噪声，频段需求不同，最优档位也不同。第二，陶瓷电容有直流偏置减容：0603 的 1µF X7R 在 3.3V 偏置下实际容量可能只剩一半，实际极点比按标称值算出的高一倍，核算时要用减容后的容量，并把封装和介质电压档选宽松一档。
四、电容越大越好吗：启动时间、软启动与输入浪涌
滤波希望电容越大越好，启动特性则给出反方向的约束。NR/SS 共用引脚在上电期间由恒流源 I_ss 充电，引脚电压线性爬升 Vnr(t) = (I_ss/C_nr)·t，输出按 K 倍跟随，于是输出压摆率和软启动时间为：
dVout/dt = K·I_ss/C_nr t_ss ≈ C_nr·Vref/I_ss
代入示例参数即得到表中右列：10nF 约 3ms、100nF 约 30ms、1µF 约 300ms。部分型号的软启动不靠电流源而是经 R_nr 直接充电，此时引脚电压按指数上升，时间常数 τ = R_nr·C_nr，三档分别为 20µs、200µs、2ms，建立到 0.1% 约需 7τ。两种机制要以 datasheet 的接线描述为准，数量级都随电容线性增长这一点不变。
慢爬升的第一个连带效应是输出电容充电浪涌被压小。输出压摆率决定负载电容的平均充电电流：
I_inrush ≈ Cout·dVout/dt = Cout·K·I_ss/C_nr
仍按示例，Cout = 10µF 时三档电容对应的浪涌电流约为 11mA、1.1mA、0.11mA——C_nr 加大十倍，浪涌缩小十倍。对热插拔或电池直接供电的设备，1µF 档显著减轻连接器触点和上游供电路径的压力。但慢启动并非免费：
- 上电时序窗口：多路电源系统常有「使能后 20ms 内 PG 必须拉高」之类的时序契约，300ms 的爬升可能直接违反契约，导致复位监控反复超时。
- 使能到有效输出的延迟：ADC 在 LDO 使能后固定时间开始第一次转换，基准还没爬到额定值就会采到错码；软件启动延时要把 t_ss 算进去。
- UVLO 与打嗝保护：输入电压建立缓慢或带载较重时，过长的软启动可能撞上欠压锁定窗口，设计前应核对 LDO 压差裕量：压差电压的构成、工艺角变化与裕量设计 中低温高电流条件下的余量。
实务中 100nF 是绝大多数低噪声 LDO 的推荐甜点：极点进入几百赫兹、启动仍在几十毫秒内。只有固定上电、无严苛时序的精密仪器才把电容加到 1µF；对启动速度敏感的有源线缆、热插拔模块则停在 10nF 档。
五、对 PSRR 与环路稳定性的影响
基准滤波电容还顺手改善了低频电源抑制。LDO 的全频段 PSR 分三段：低频段取决于带隙基准自身的电源抑制，中频段取决于环路增益，高频段取决于输出电容，完整推导见 LDO 全频段电源抑制：低频带隙、中频环路、高频电容三段拆解。输入纹波穿过带隙后残余在基准节点上的分量，与基准固有噪声走同一条路进入同相端，因此 NR 极点对它一视同仁：高于 f_p 的基准侧纹波按同样斜率滚降，等于把低频 PSRR 的平坦段向高频方向延长。100nF 档可把这一改善延伸到约 800Hz 以上——这正是工频纹波（50/100Hz 及其谐波）和 DC-DC 前级低频纹波最活跃的区间，与 PSRR 随环路增益滚降的故事（见 LDO PSRR：随频率恶化的根源、ESR 零点补偿与负载瞬态设计）正好互补：一个管基准路径，一个管输出级前馈路径。
稳定性方面有一个常见误解需要澄清：NR 极点在反馈环路之外。它位于误差放大器的同相输入端，反馈环路走的是反相输入端和 pass 管，所以这颗电容不会给主环路增加极点、不直接吃掉相位裕度，加大 C_nr 不会像加大 Cout 那样改变环路补偿。但它位于片内基准缓冲器的局部小环路之内：缓冲器驱动容性负载的能力有限，电容大到一定程度，缓冲器自身可能相位裕度不足、在基准节点上产生小幅振铃。因此不少型号 datasheet 明确给出 C_nr 的允许范围（典型 1nF～100nF，个别精密型号允许到 1µF 并注明所需 ESR 区间），取值先守这个范围，再谈噪声计算。电容应选用低 ESR 陶瓷电容并紧贴引脚放置，地孔直接回到器件模拟地脚，避免长走线把开关噪声耦合进这个高阻节点。
六、选型流程与其他降噪手段对比
把前述三向权衡压成一个可照做的决策顺序：先按系统噪声预算反推允许的输出积分噪声，换算到基准节点所需的极点；再用 f_p 公式定 C_nr；接着核算软启动时间是否满足上电时序与浪涌约束；不满足就回到上一步减小电容或换充电流更大的型号，最后落电容型号时留足偏置减容裕量并核对 datasheet 的电容上限。
这张流程图里红色是输入约束（噪声预算），两个蓝色块是两次定量核算，灰色菱形是时序判定，橙色支路是不满足时的退路，紫色是定型收尾。读图时注意它是一个回路而非直线：时序不通过时不是放弃，而是带着约束重新选档。
当 NR 电容拧到 datasheet 上限仍达不到噪声预算时，不要硬超范围，应横向比较其他降噪手段：
| 手段 | 压制对象与频段 | 付出的代价 | 主要风险 |
|---|---|---|---|
| 加大 C_nr | 基准白噪声与基准侧纹波，f_p 以上 | 启动时间线性变长 | 超电容上限可能引发缓冲器振铃；偏置减容 |
| 加大基准/缓冲偏置电流 | 从源头压低 1/f 与热噪声 | 静态电流 IQ 上升 | 电池供电寿命缩短，与 nano-IQ 选型冲突 |
| 后级再加一级滤波 LDO | 宽带残余纹波与噪声 | 多一级压差、发热与 BOM | 总压差吃紧，需重算 dropout 与热阻 |
| 输出 RC/LC π 滤波 | 高频噪声与开关纹波 | 直流压降、负载调整率变差 | LC 谐振峰需阻尼，负载瞬态变软 |
| 换用独立低噪声外基准 | 全频段源头噪声 | 成本、面积、多一颗器件功耗 | 新基准引入新的布板耦合与供电约束 |
电容本身的选型也值得单列：10nF 及以下优先 C0G（NP0）介质，容值稳定、无压电效应、噪声地板最低；更大容量只能用 X7R/X5R，按实际直流偏置下的有效容值设计，不要按标称值算极点。电容紧贴 NR/SS 引脚放置、回路地尽量短，焊后清洗去除助焊剂残留以控制板面漏电。瞬态响应方面还要意识到：基准节点被压到几十赫兹带宽后，LDO 对输入电压缓变的跟踪也变慢，负载突变场景的输出下陷主要仍由 Cout 承担，这部分设计与 LDO 负载瞬态响应：过冲/下冲来源、片外电容与 ESR 的作用及改善手段全解 的方法一致，不要指望 C_nr 帮忙。
这一篇在知识体系里的位置
本篇是 LDO 主题簇中「低噪声供电」支线的深入篇，向上承接 LDO 总体环路：
- 基础环路、dropout、效率与选型主框架：LDO 线性稳压器原理与选型：Dropout、PSRR、效率与稳定性
- PSRR 的频率分段与基准在低频段的角色：LDO 全频段电源抑制：低频带隙、中频环路、高频电容三段拆解
- 环路稳定性、ESR 零点与负载瞬态：LDO PSRR：随频率恶化的根源、ESR 零点补偿与负载瞬态设计
- 基准源头侧：带隙基准 Bandgap：CTAT 与 PTAT 互补产生温度无关电压 与 bandgap PSRR 提升：cascode 偏置、预稳压与高频补偿三条路线
- 相邻工程问题：LDO 压差裕量：压差电压的构成、工艺角变化与裕量设计、LDO 负载瞬态响应：过冲/下冲来源、片外电容与 ESR 的作用及改善手段全解
总结
LDO 基准噪声滤波的本质，是用 NR/SS 引脚上的片外电容与片内 R_nr 构成一个位于反馈环外、误差放大器之前的 RC 低通极点：基准噪声先在这个节点按 f_p = 1/(2πR_nr·C_nr) 滚降，再被噪声增益 K=1+R1/R2 放大到输出，电容每加大十倍，被滤频带的白噪声积分收窄约 √10 倍，同时低频 PSRR 的受益范围下延、软启动时间与浪涌抑制能力各线性变化十倍——10nF 快启动、100nF 噪声与时序的甜点、1µF 固定精密供电的极限档，按噪声预算反推极点、按时序约束回切档位，并守住 datasheet 的电容上限与陶瓷电容偏置减容裕量，就是完整的设计闭环。