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APB↔AHB/AXI 外设桥：协议转换、等待态与时钟域跨越 ​

更新时间：2026-09-19。前置：AHB/APB 与桥接、APB 时序协议、AHB 总线矩阵。外设众多且低速时挂 APB（功耗低、接口简单），CPU 侧是 AHB/AXI，中间由桥承担协议、时序和时钟域转换。

本文要回答的问题 ​

  • AHB/AXI 的一笔读写如何变成 APB 的 SETUP+ACCESS 两拍？
  • 桥怎么插入等待态、怎么把 PSLVERR 映射回上游错误？
  • APB 时钟通常更慢，桥怎么跨时钟域？
  • 未映射地址、保护位、写选通怎么转换？

一、两侧协议差异 ​

维度AHB/AXI（上游）APB（下游）
流水AHB 地址/数据两级；AXI 五通道多事务无流水，一次访问 SETUP+ACCESS
信号HTRANS/HRDATA/HREADY 或 AR/R/AW/W/BPSEL/PENABLE/PREADY/PSLVERR
速度高低、低功耗
事务可连续/突发每笔独立，无突发
数据字节写选通 HSTRB/AXI WSTRBPSTRB（APB4）/老 APB 无

桥本质是一个协议+时序适配器（有限状态机 + 跨域）：把上游可能流水/突发的请求「展平」成一个个 APB 访问，再把结果和错误回送。

二、AHB→APB 状态机（核心） ​

APB 访问是固定相位：

bash
IDLE
 └─有请求► SETUP: PSEL=1, PENABLE=0，驱动 PADDR/PWDATA/PWRITE（1 拍 pclk）
            └► ACCESS: PENABLE=1；从机用 PREADY 决定是否延长
                 PREADY=1 且本拍采样完成 → 回 IDLE 或直接下一 SETUP(背靠背)
                 PREADY=0 → 留在 ACCESS 插入等待态
  • 桥在 ACCESS 末尾采 PRDATA（读）、PSLVERR（错误），并通过 HREADY 让 AHB 等待：SETUP+ACCESS 期间（含 PREADY 等待）HREADY 拉低，AHB 主设备被反压，直到 APB 完成再给 HRDATA/HRESP。这就是 AHB 访问 APB 总要多几个等待态的原因。
  • AHB 是地址/数据流水，桥要把「地址相位收到的请求」寄存，在其后的数据相位期间驱动 APB，并在完成时回数据；连续访问（BACK-TO-BACK）桥可在一个 ACCESS 完成后不回 IDLE 直接进下一个 SETUP。

三、AXI→APB 桥 ​

AXI 有独立读写地址/数据/响应通道，桥要：

  • 接收 AR（读）/AW+W（写）请求，内部排队成一个「APB 作业」（通常 APB 不支持并发，桥一次只做一笔，其他用 ready 反压）。
  • 完成 APB 后：读走 R 通道回 RDATA + RRESP；写走 B 通道回 BRESP。
  • 映射错误：PSLVERR=1 → RRESP/BRESP = SLVERR(10)，正常为 OKAY(00)；DECERR（未映射）可由桥直接产生。
  • 保持 AXI 握手规则（valid 不等 ready、VALID 一旦拉起保持），见 AXI4-Lite 从机、valid/ready。
  • AXI 突发到 APB：APB 无突发，桥把一笔 INCR burst 拆成多次 APB 访问，再在 R 通道按拍返回（窄带从机，见 AXI 突发 wrap/cache）。

四、信号与属性映射 ​

  • 保护位：AHB HPROT / AXI AxPROV（特权、安全、指令/数据）→ APB PPROT（APB4：PPROT[2] 非安全、[1] 特权、[0] 数据/指令）。TrustZone 安全外设靠它做访问控制。
  • 写选通：AXI WSTRB/AHB HSTRB → APB4 PSTRB；老 APB 无选通，窄写需桥做读-改-写或外设按字设计。
  • ** strobe/位宽**：上游宽、APB 多为 32 位，桥做位宽/对齐处理。
  • 地址译码：桥内置 APB 从机地址译码生成各路 PSEL；访问未命中区间时桥返回错误（AHB HRESP ERROR / AXI DECERR），不能让 PSEL 全 0 又永远 PREADY=高之外无人响应造成上游挂死（对照 AXI 总线超时、默认从机）。

五、跨时钟域 ​

APB 常在更慢的 pclk（低频省电），上游是高频 hclk/aclk：

  • 桥内含异步 FIFO 或 req/ack 握手同步：把请求（地址/控制/数据）跨到 pclk，完成后把响应（PRDATA/error/ready）跨回（见 异步 FIFO、CDC 握手）。
  • 不能用「直接拉高电平采样」做脉冲，要用电平翻转/握手或 FIFO，否则慢时钟可能漏掉快时钟请求。
  • 同步桥（同时钟，pclk=hclk 的分频同相）可省 FIFO，但复位/时钟门控仍要协同（见 时钟控制器、复位控制器）。

六、常见的坑 ​

  1. HREADY/PREADY 关系错：APB 没做完就放 HREADY，AHB 采到错误/旧数据。
  2. PSLVERR 不映射：外设报错但上游收到 OKAY，软件误以为成功。
  3. 未映射地址挂死：PSEL 不命中也不产生错误响应，AXI/AHB 永久等待。
  4. AXI 握手不保持 VALID：valid 等 ready 或中途撤销，违反协议死锁。
  5. 跨时钟用单比特脉冲直传：慢 pclk 漏掉快请求，应用握手/FIFO。
  6. 突发未拆分：把 AXI burst 当一次 APB 访问，地址不自增、数据错位。
  7. 窄写/PSTRB 处理错：老 APB 上半字写覆盖相邻字节。
  8. PPROT 安全位映射错：安全世界访问被非安全过滤，或反向放行。
  9. 背靠背时序错：连续访问时 SETUP/ACCESS 相位粘连或多插/少插等待。
  10. 读数据跨域未寄存对齐：PRDATA 回到上游时和对应请求错拍。
  11. 桥复位不同步：上游复位了 APB 仍在 ACCESS，或反之，残留 PSEL/PENABLE。
  12. 外设 PREADY 恒低无超时：坏从机拖死全桥，需总线级超时保护。

相关与延伸 ​

协议基础见 AHB/APB 桥、APB 时序；AXI 侧见 AXI4-Lite、AXI 突发；跨域见 异步 FIFO。

总结 ​

AXI/AHB→APB 桥是「协议+时序+时钟域」适配器：用 IDLE/SETUP/ACCESS 状态机把上游请求展平成 APB 的 PSEL/PENABLE 两拍、在整个 APB 访问（含 PREADY 等待态）期间拉低 HREADY 反压上游，完成后回读数据、把 PSLVERR 映射为 AHB ERROR 或 AXI RRESP/BRESP=SLVERR，并把 AXI 突发拆成多笔、把 WSTRB/HSTRB 映射到 PSTRB、AxPROT/HPROT 映射到 PPROT 安全位、未命中地址产生 DECERR/默认从机响应；当 pclk 慢于上游时必须用异步 FIFO 或 req/ack 握手跨时钟而不能直传脉冲——ready 时序、错误不映射、未译码挂死和慢时钟漏请求是四大坑。