极客工场

Appearance

共 2,557 字预计阅读约 9 分钟

GLS和RTL仿真结果不一样的原因：X传播、时序与SDF反标到底差在哪 ​

每个第一次跑门级仿真（GLS, Gate Level Simulation）的工程师几乎都会撞上同一幕：RTL 仿真全绿的用例，换综合后网表一跑，波形里一片红 X，或者输出数据直接错位。这不是仿真器出 bug，而是两级仿真建模的世界本来就不同。这一篇把差异来源拆成四条主线，帮你建立「看到不一致先怀疑什么」的排查直觉。X 传播的语义细节另见 SystemVerilog 二态与四态逻辑的 X/Z 传播，SDF 反标对不上的排错过程见 GLS 与 SDF 时序不匹配的排查。

本文要回答的问题 ​

  1. GLS 和 RTL 仿真在模型层面到底差了什么？
  2. 为什么 RTL 从不报 X，门级却满屏 X？
  3. SDF 反标后冒出来的时序违例是哪来的？
  4. 遇到两级结果不一致，按什么顺序定位？

简短结论 ​

RTL 仿真跑的是「理想化的逻辑意图」，GLS 跑的是「带延时、带初值不确定性的真实门电路」，两级结果不一致的根因几乎逃不出四类：X 传播语义差异、真实延时引发的时序违例、SDF 反标问题、单元库仿真模型与 RTL 行为的出入。 其中 X 传播和时序违例占掉绝大多数案例。正确的态度不是「让 GLS 跟 RTL 一样」，而是把每处差异归因到具体机制，确认它在真实硅片上是否成立。

同一个 DUT，两级仿真看到的是两个世界

这张对比卡概括了两级仿真的世界观差异：左边 RTL 假设时钟沿一到一切瞬间稳定，右边 GLS 把每个门的延时、每个触发器的时序检查都摆上台面。理解了这一层，下面的四类根因就是这张卡片的展开。

理由一：X 传播——两级仿真对「未知」的态度完全相反 ​

这是 GLS 与 RTL 不一致的第一大来源。RTL 仿真里存在「X 乐观」（X optimism）：if (en) 中 en 为 X 时仿真器走 else 分支，case 遇到 X 命中 default——X 被悄悄「消化」成一个确定值，功能看起来正常。到了门级，综合后的网表里 if/case 已变成与或非门，没有分支语义可钻，X 只能按真值表在门级网络里逐位传播，而且门级模型是悲观的：一个输入带 X，输出往往就是 X。于是 RTL 里被掩盖的未初始化寄存器、未复位逻辑，在 GLS 里原形毕露，X 像墨水一样染开一片。

典型场景是上电复位序列：RTL 里某个配置寄存器没复位但碰巧 if 乐观地走了对的分支；GLS 里该触发器初值 X 经过门级逻辑扩散到状态机，状态机直接卡死。异步复位释放时序不当也会造成同样的染色，复位设计的正确做法见 复位设计。当仿真器把整条路径染红而你怀疑是假 X 时，排错思路见 X 传播与未知信号的排查。

理由二：真实延时——时序违例在 GLS 里才存在 ​

RTL 零延时仿真没有建立/保持时间的概念，信号在时钟沿「同时」到达，违反建立时间这种事在数学上就不存在。GLS 反标了 SDF（Standard Delay Format，标准延时格式）之后，每个门的传播延时、每个触发器的建立/保持窗口都被建模，仿真器内置时序检查（$setuphold 等），一旦数据在窗口内变化，触发器输出直接被置 X 告警。

chip-design/intermediate/gls-vs-rtl-sim-mismatch-causes.md D2 示意图

上图展示了一条典型违例路径：数据从 FF1 出发，经过组合逻辑云后到达 FF2 的时刻恰好贴着下一个时钟沿，再加上时钟偏斜，数据变化落进建立窗口，门级模型的时序检查触发，FF2 输出被打成 X——而 RTL 仿真里这条路径永远「准时」。这类违例在硅片上对应的就是亚稳态，物理背景见 建立保持时间与亚稳态。值得注意：如果 STA（静态时序分析）已经签核干净，GLS 里还报时序违例，多半是反标或激励时序问题，而不是设计真的超频失败。

理由三：SDF 反标本身可能出问题 ​

SDF 是连接物理实现与仿真的桥，桥搭错了仿真再真也白搭。常见的坑有三类：一是反标不完整，网表里部分实例没找到对应延时标注（仿真日志里的 not annotated 警告），这些门退回零延时或默认延时，与邻居门的时序关系直接错乱；二是corner 不匹配，拿 worst corner 的 SDF 配功能仿真却忘了关相应 corner 才合理的检查，或反过来；三是SDF 文件与网表版本错位，综合又跑了一轮、SDF 还是旧的，路径名对不上导致大面积标注失败。SDF 相关 mismatch 的系统排查步骤见 GLS 与 SDF 时序不匹配的排查，门级仿真与 SDF 反标的完整流程见 门级仿真与 SDF、X 传播。

理由四：单元库仿真模型与 RTL 行为的出入 ​

最后一类容易被忽略：门级仿真用的标准单元模型（Verilog UDP 或 specify 块建模）和 RTL 的行为并不总是一一对应。综合器做过的优化——常量传播、逻辑重组、扫描链插入、门控时钟替换——在功能上等价，但中间节点的行为、毛刺的出现时刻完全不同；带 specify 的路径如果配了脉冲过滤（pulse rejection），窄毛刺会被滤掉或转 X，而 RTL 里根本不存在毛刺这个概念。此外仿真器对库模型里的 X 处理策略（如 xprop 模式开关）也会改变 X 的扩散范围。

例子：一次典型的不一致定位 ​

一个真实感很强的例子：某 SPI 控制器 RTL 全绿，GLS 反标 SDF 后片选信号输出恒为 X。定位顺序如下——先看仿真日志，发现大量 $setuphold 违例集中在上电后前 200ns，指向复位释放期间；再查该寄存器复位链，发现复位释放是异步的，各触发器退出复位的时刻因时钟偏斜不同步，控制状态机在 GLS 里采样到了一个中间态组合输出，而 RTL 零延时世界里这个中间态根本不可见。修复方式是把异步复位同步释放，GLS 随即转绿。这个案例同时踩中理由一（X 暴露未受控初值）和理由二（复位释放的时序窗口），这在实际项目里是常态而非巧合。

GLS和RTL仿真结果不一样的原因：X传播、时序与SDF反标到底差在哪 示意图（第 2 张）

这张思维导图把前面的四类根因整理成现场可照做的分诊树：先看症状是「满屏 X」还是「时序违例告警」还是「无 X 但功能错位」，再沿对应分支逐项排除。绝大多数不一致在第二层就能收敛——X 类问题先查复位，时序类问题先核对 STA 与反标完整性，无告警的功能错位则怀疑综合等价性与库模型行为。

常见误区 ​

  • 「GLS 红了就是仿真环境问题」：恰恰相反，GLS 染红 X 经常是真 bug 的唯一曝光机会——未复位寄存器、复位释放竞争，RTL 乐观语义替你掩盖了，硅片不会。
  • 「STA 干净了 GLS 就不用跑」：STA 验的是时序，GLS 还能暴露复位序列、X 传播、库模型行为这类 STA 不管的功能性问题，两者互补不互替。
  • 「把所有 X 都初始化掉再仿真就干净了」：强行 deposit 初值等于把 X 乐观又请回来，问题被掩盖而不是被修复；正确做法是让复位架构本身覆盖所有状态。
  • 「GLS 与 RTL 必须逐位一致」：中间节点、毛刺时刻、无关紧要的 X 扩散范围允许不同，要核对的是观测点（输出端口、关键状态）的功能等价。

这一篇在知识体系里的位置 ​

本篇属于验证方法学中「门级仿真」环节的问答篇：上游是 门级仿真与 SDF、X 传播 的完整流程，语义基础是 SystemVerilog 二态与四态逻辑的 X/Z 传播，时序物理背景在 建立保持时间与亚稳态，具体排错实战在 GLS 与 SDF 时序不匹配的排查 与 X 传播与未知信号的排查。

一句话总结 ​

GLS 和 RTL 仿真结果不一样的根因逃不出四类：X 传播语义一乐观一悲观、真实延时让时序违例浮出水面、SDF 反标自身的完整性与版本问题、综合优化与库模型造成的行为出入——看到不一致先按「满屏 X / 时序告警 / 功能错位」分诊，再沿复位、反标、等价性三条线收敛，把每处差异归因到机制而不是糊弄成仿真器误差。