CP 与 FT 芯片测试：晶圆探针与封装后终测，坏 die 怎样在花钱封装前被淘汰
更新时间：2026-09-25。一颗芯片从晶圆厂出来到焊进电路板，中间要过两道电气测试关卡：封装工艺流程里反复提到的 CP（Circuit Probing，晶圆探针测试，也叫 wafer sort、晶圆允收测试）发生在封装之前，对象是整片晶圆上的裸 die；FT（Final Test，成品终测）发生在封装之后，对象是一颗颗已经穿好保护壳的成品。两道关卡用的思路相同——同一台测试机跑同一套测试向量，但夹具、测试深度、温度条件和商业意义完全不同。这一篇就把 CP FT 芯片测试的设备、流程、良率分布与成本账讲清楚。良率是什么先看良率入门：die yield 与良率损失，测试向量背后的设计侧准备见DFT 可测性设计入门。
本文要回答的问题
- CP 在什么形态的产品上做？探针卡（probe card）、探针台（prober）和测试机（ATE）三者怎样配合？
- 为什么说 CP 最大的价值是「在花钱封装之前淘汰坏 die」？晶圆边缘良率分布长什么样？
- 多 site 并行测试（multi-site）为什么能把单 die 测试成本砍掉一大截？
- FT 的 handler 起什么作用？binning（分档）怎样把同一批芯片按速度卖出不同价格？
- 测试成本为什么等于「测试秒数 × 机台每秒单价」？CP 和 FT 各自典型要测多少秒？
一、先看位置：两道关卡夹住封装段
芯片制造全流程里，CP 和 FT 一先一后把封装段夹在中间：晶圆厂完成全部前道工序后整片出厂，先进 CP 房；通过测试的晶圆才送去减薄、切片、封装；封装好的成品再进 FT 房，合格者编带出货，车规高可靠产品还可能追加老化筛选。
读图抓住一个要点：CP 和 FT 测的是同一颗芯片的两个生命阶段。CP 时它还没穿「外壳」，电极只是焊盘（pad）；FT 时它已经有引脚或焊球，前面还多经历了减薄、键合、塑封、回流等一堆会引入损伤的工序。所以两站的不良类型不同：CP 主要暴露晶圆制造缺陷，FT 还要拦截封装装配造成的开路、短路、漏电——CP 良率与 FT 良率之间的差值，就是封装工艺本身的损失。
二、CP：探针台、探针卡与「扎针」测试
CP 车间的核心是一套三方协同的测试单元（test cell）：测试机 ATE（Automatic Test Equipment，自动测试设备）负责发生电源、激励信号并比较响应；探针台（wafer prober）负责承载晶圆、对准、步进；中间的接口是探针卡（probe card）——一块定制 PCB，正面通过密密麻麻的针把测试机通道转接到芯片焊盘上。
工作循环是这样的：晶圆贴在蓝膜上由真空吸盘固定，探针台先用摄像头识别晶圆上的对位标记（alignment mark），算出每颗 die 的坐标；随后探针台把晶圆顶起（或卡下降），让探针卡上的针以过驱量（overdrive，典型几十微米）扎上焊盘，针尖刮破焊盘表面的氧化层形成可靠接触；ATE 上电跑完测试程序，把每颗 die 的结果（pass/fail、bin 号）回传；探针落下、晶圆平移一个 die 的步距，进入下一颗。整片测完通常只需要一次对位、几千次步进。
探针卡是 CP 特有的贵价耗材，按针的结构分三类：
| 探针卡类型 | 结构特点 | 典型节距 / 场合 |
|---|---|---|
| 悬臂针 cantilever | 针从卡边缘伸出，针尖弯成钩状（epoxy ring 固定） | 节距 ≥40μm，传统焊盘阵列，便宜通用 |
| 垂直针 vertical | 针垂直浮动，靠弹簧伸缩，适合阵列排布 | 节距可至 40~100μm，高针数、flash/SoC |
| MEMS 针 | 微机电工艺批量刻出的硅基微型针 | 节距可小至 30μm 以下，高并行、细间距 |
针用久了会磨损、粘铝、氧化，需要定期清洗针（针维护，probe cleaning，用专用磨片在线研磨针尖）；针变形会造成接触电阻升高、误判良率，针痕（probe mark）大小和位置是 CP 的重要质检项——针痕不能偏离焊盘中心，因为后续倒装或引线键合还要用同一块焊盘。
CP 测试程序内部通常按由粗到细的顺序编排：每个 die 上电后最先跑的是 open/short 测试，用小电流逐引脚测保护二极管压降，判断针有没有扎上、焊盘有没有虚接——接触不良时直接判接触 bin 重测，避免把针的问题算成芯片的缺陷；随后是直流参数（电源电流、引脚漏电、阈值电压）、结构性测试（scan 链移位与捕获、存储器 BIST 内建自测试），最后才是相对费时的功能向量。任何一项失败就提前结束该 die（fail-fast），因为坏 die 上多跑的每一秒都是纯浪费。对低功耗产品还会测 IDDQ（静态电源电流）：让芯片停在静止状态量纳安到毫安级的漏电，工艺损伤导致的微小桥连往往只在 IDDQ 上露马脚。
三、晶圆图与边缘良率：为什么坏 die 越早淘汰越省钱
CP 每测完一颗 die 就在电子晶圆图（wafer map）上记一个 bin 值，整片晶圆的测试结果便呈现出一幅「良率地图」。一个反复被实测验证的规律是：晶圆边缘的良率明显低于中心。原因包括边缘光刻均匀性变差、薄膜沉积厚度漂移、边缘应力集中以及边缘与设备夹具接触带来的损伤。晶圆最外圈一两排 die 良率常常低到不值得封装，工厂干脆按「边缘放弃环」（edge ring exclusion）直接不打线；即使保留区，也常见一簇簇坏点聚集在边缘。
晶圆图的用途不止统计良率：map 数据传给封装厂后，固晶机按图取片——只顶起合格 die，坏 die 留在膜上不花一分钱的封装费用。这正是 CP 商业价值的核心。一颗坏 die 如果漏过 CP，它将依次消耗切片之外的全部成本：固晶材料、键合工时、塑封料、植球、打标，最后才在 FT 被发现扔掉。简单算一笔账：假设封装成本占成品总成本的两到三成，晶圆良率 90%，没有 CP 就意味着 10% 的芯片白白穿上封装；对一颗售价几毛钱的成熟产品，这笔浪费足以吞掉全部利润。CP 还能在晶圆图上看出缺陷是随机散布还是边缘带状聚集，帮助晶圆厂定位工艺问题，这方面分析方法见良率入门：die yield 与良率损失。
晶圆图的形状本身就是诊断语言：缺陷随机零星散布通常对应粒子污染，边缘同心圆带状降档指向薄膜或刻蚀均匀性漂移，整列坏 die 成行成列则往往是划片或搬运划伤。良率工程师把这些图按批次叠加，与晶圆厂的在线量测数据对照，就能把问题回溯到具体机台甚至具体某一次维护，这种「测试反哺制造」的闭环是大批量生产良率爬坡的常态。
CP 还有一个省钱利器：多 site 并行。探针卡不只对一颗 die 开针，而是同时扎住 8、16、32 甚至 64 颗 die（multi-site），ATE 用独立通道资源并行施加测试。理想情况下 16 site 并行测一颗 die 的均摊时间接近单 site 的十六分之一；实际受电源和仪器资源共享限制，加速比略低，但仍是 CP 降成本最主要的手段。能不能上高 site 数，取决于芯片针数、ATE 通道数和测试程序的电源负载设计——这就是为什么产品在设计阶段就要考虑 pad 排布和测试资源，DFT 可测性设计入门讲的正是这条逻辑。
四、FT：ATE + handler，给穿好壳的芯片做终检
封装完成的单只成品进入 FT 车间。测试机还是 ATE，但接触方式彻底变了：不再用探针卡，而是用测试座（socket），芯片被压入座内，引脚或焊球与座里的弹簧针接触；负责把芯片「送进座、压下去、测完分捡」的自动化设备叫 handler（分选机）。
handler 的循环是：从托盘（tray）或编带轨道吸取芯片，先在入料工位做方向识别（vision / 极性检测），送进测试区压入 socket，ATE 完成测试后根据 bin 号把芯片分投到不同料仓或料轨。重力式 handler（gravity，芯片沿斜道滑入）便宜但较慢，适合直插/SOP 类；转塔式（turret）和拾取式（pick-and-place）handler 速度快，适合小外形高产量器件。handler 的机械动作时间（index time，典型 0.3~0.8 秒）是 FT 节拍的硬下限：测试程序跑得再快，每颗芯片也要等送取。
FT 的一个核心功能是 binning（分档）。同一条晶圆线上做出来的芯片，实际能跑多快、漏电多大是离散的。FT 不只判合格不合格，而是按性能边界把它们分进不同 bin：高频型号（如标 3.0GHz）进 bin 1，只能稳定跑 2.5GHz 的降标进 bin 2 作为低价型号卖；漏电小、温度裕量大的进低功耗档。芯片厂因此能用一套硅片供给多个价格档位的订单，高端 bin 的比例（bin split）直接决定一批货的平均售价。典型 bin 表大致是：bin 1 为全规格良品，中间若干 bin 为降速/降规格品，几十以上的大号 bin 各类失效（开路、功能失效、漏电超标等）。bin 表是测试工程师与产品、市场部门共同定义的：每个 bin 对应什么失效、能不能重测、按什么价格卖，都要在量产前冻结，产线只照表执行，不允许随意改判，否则后续的追溯与客诉分析都会失去依据。
速度分档靠的是 shmoo 测试：ATE 让芯片在「工作频率—电源电压」构成的二维网格上逐点跑功能向量，画出能稳定工作的边界区域，每颗芯片的最高频率便落在边界上的某一格，bin 划分据此自动完成。为避免一次接触抖动误杀好芯片，FT 对临界结果通常允许重测（retest/retest-after-fail，重测一两次仍不过才判废），重测率本身也是 handler 与 socket 状态的监控指标。
车规、工业级芯片的 FT 还要做多温度测试（multi-temperature test）：常温约 25℃ 测一遍，高温常在 85~125℃、低温常在 -40℃ 在带温控舱的 handler 里各测一遍，因为时序裕量和漏电随温度剧烈变化——高温下漏电成倍上升、时序变慢，低温下金属电阻变小但部分器件的翻转行为异常——常温过不了等于没保证。三温意味着同一套程序要跑三遍、芯片要在温控舱里等温度稳定（soak，常需数十秒），这是车规件测试成本远高于消费级的直接原因。部分高可靠产品在 FT 前后还会做 burn-in 老化和系统级测试 SLT，二者的定位与衔接见今日并行稿老化 burn-in 与系统级测试 SLT：出货前的可靠性筛选。
五、CP 与 FT 全面对比
| 维度 | CP 晶圆探针 | FT 成品终测 |
|---|---|---|
| 测试对象 | 整片晶圆上的裸 die | 封装后的单只成品 |
| 接触方式 | 探针卡针尖扎焊盘 | handler 压入 socket |
| 关键设备 | ATE + 探针台 + 探针卡 | ATE + handler + socket |
| 测试温度 | 基本常温（探针台温控能力有限） | 常温/高温/低温三温，按等级 |
| 并行度 | 多 site 并行，8~64 颗常见 | 多测位（multi-site socket），受 handler 限制 |
| 主要拦截 | 晶圆制造缺陷 | 封装缺陷 + 速度/温度分档 |
| 典型测试时间 | 简单器件 1~5 秒/die；大 SoC 30~120 秒（多 site 均摊后更低） | MCU/模拟器件 3~15 秒；高性能 SoC 20~60 秒，三温总时间翻倍 |
| 产出 | 电子晶圆图 wafer map | bin 分档结果，编带出货 |
两站测试程序同源但通常不等深：CP 侧重快速筛出坏 die，测试集以结构性测试（scan、BIST，准备方法见DFT 进阶：扫描压缩与诊断）为主；FT 要保证出货规格，功能向量、速度测试（shmoo 扫描找时序边界）和参数测量更完整。两站良率相减得到封装损失率，工程上把这三个数字（fab yield、assembly yield、final yield）分层管理。
六、成本账：测试秒数 × 机台每秒单价
测试成本的公式极其朴素：
单颗测试成本 = 测试时间（秒）× 机台每秒成本（元/秒）
高端 ATE（高速数字通道、模拟混合信号资源齐备）单台售价可达数百万到两三百万美元，按折旧加场地、维护、人力折算，每秒成本大致在人民币几分到一两毛钱的量级。数字看着小，乘上时间和出货量就是大数：一颗芯片 FT 测 30 秒，每秒按 8 分钱算，单颗测试成本约 2.4 元；年出货一亿颗就是 2.4 亿元。因此测试工程的全部优化几乎都围绕「少测一秒」：删冗余向量、提高多 site 数、用扫描压缩减少周期数、把慢测项只抽测或只在 CP 做。典型时间数字给读者一个量级感：分立器件、简单电源芯片 CP/FT 各 1~5 秒；普通 MCU 约 3~15 秒；手机 SoC、大算力芯片 CP 单 die 原始时间可达一两分钟，靠几十上百 site 并行把均摊时间压到个位数秒，FT 因三温测试和高速功能测试，总机时仍可到每颗几十秒。
还有一笔容易被忽略的前提成本：测试程序不是装机就能跑，新产品导入（NPI）阶段要先做程序开发与相关性验证（correlation）——同一片工程晶圆在不同 ATE 机台、不同探针卡、不同封装厂之间交叉比对 bin 结果，确认各机台判罚一致，否则换台机台良率就跳动几个百分点，量产时无法判断是芯片问题还是测试问题。探针卡、socket 这类接触件也要做首件验证：针痕位置、接触电阻、温度漂移全部合格后才放行量产。这套准备工作通常耗时数周到数月，但它保证了上面那个简单公式在大生产里是稳定可预测的。
测试时间也不是越短越好。测试不足（escape，坏件漏到客户手里）换来的退货、赔偿和信誉损失远超省下的机时，业界用 DPPM（每百万件缺陷数）衡量出货质量，车规要求常低至个位数 DPPM。在「多测一秒的成本」与「漏掉一个坏件的期望损失」之间找平衡，就是测试程序分档、抽测策略和 burn-in 加严/放宽的决策本质。
这一篇在知识体系里的位置
- 想看 CP 通过后晶圆经历了哪些封装工位 → 封装工艺流程：从背面减薄到切筋成型；
- 想理解 CP 良率地图上的缺陷从哪来、怎么统计 → 良率入门：die yield 与良率损失；
- 想知道测试向量、scan、BIST 在设计阶段怎么准备 → DFT 可测性设计入门，深入压缩比与诊断看DFT 进阶：扫描压缩与诊断；
- 关心 FT 之后车规件的老化与系统级筛选 → 老化 burn-in 与系统级测试 SLT；
- 想看封装前后的长期可靠性考核（温度循环、HTOL、uHAST）→ 封装可靠性与失效测试。
总结
CP FT 芯片测试是夹住封装段的两道电气关卡：CP 在探针台上用探针卡把整片晶圆逐 die「扎针」测试，靠多 site 并行（8~64 颗）摊薄秒数，产出电子晶圆图并按图取片，让边缘低良率区的坏 die 在花封装钱之前出局；FT 在封装后由 ATE 加 handler 把成品压入 socket，做更完整的功能、速度与三温测试（典型几秒到几十秒），按性能 binning 分档供给不同价位订单。测试成本就是测试秒数乘以机台每秒单价，多 site 并行、扫描压缩和精简向量都是为了省下那几秒，而放行尺度则由 DPPM 与漏放损失的平衡决定——CP 守的是「别给坏芯片穿壳」，FT 守的是「别让坏芯片出门」。