LDO 线性稳压器原理与选型：Dropout、PSRR、效率与稳定性
LDO 是用误差放大器驱动调整管的负反馈稳压器，适合小压差、对噪声敏感的供电场景。选型时先算 Dropout 余量与 (Vin−Vout)×Iload 发热，再检查 PSRR、输出电容和环路稳定性；压差大或电流大时通常应改用 DC-DC。
更新时间：2026-11-02。打开任何一块电路板，MCU 旁边那颗三引脚、印着 3.3 字样的小芯片多半就是 LDO 线性稳压器。它把 5V 变成 3.3V，外围只要两颗电容，没有电感，安静得让人忽略它的存在。但 LDO 并不是一个「高级电阻」——它本质是一个用误差放大器驱动功率管的负反馈闭环，MOS 小信号模型 里的 gm、ro、Miller 电容在这里全部登场，误差放大器本身的结构则可以对照 运算放大器拓扑：单级与 Cascode。片上集成版本的特殊约束见 片上 LDO 与 DC-DC，输出电容在系统级的角色见 封装电源完整性与去耦。
本文要回答的问题
- LDO 线性稳压器内部由哪几块构成？为什么说它就是一个负反馈放大器？
- dropout（压差）是什么？为什么它约等于 Rds_on × Iload？PMOS 和 NMOS pass 管各有什么取舍？
- LDO 的效率怎么算？「压差 × 电流全部变成热」意味着什么？它和 DC-DC 应该怎样选？
- PSRR 电源抑制比是什么？为什么它在低频有 60dB、到了几 MHz 就塌到 0？
- 负载突变时输出电压为什么会下陷？输出电容的容值和 ESR 怎样同时影响瞬态响应和环路稳定性？轻载和满载时环路行为有何不同？
- 静态电流 IQ 对电池供电意味着什么？拿到一个需求，怎样快速判断该选哪类 LDO？
一、LDO 是什么：一个驱动功率管的负反馈环路
LDO 是 Low Dropout Regulator（低压差线性稳压器）的缩写。拆开看，它只有四个核心部件：一个提供精密基准的带隙源（bandgap，典型 1.2V，精度 ±1%）、一个误差放大器（EA）、一个串在输入输出之间的 pass 调整管，以及一个把输出分压送回反相端的电阻网络。工作原理用一句话说：误差放大器时刻比较「输出的分压样本」和「基准」，发现输出偏低就把 pass 管开大一点，偏高就关小一点，强制分压点等于基准。
由 Vfb = Vref 立即得到输出电压：Vout = Vref × (1 + R1/R2)。这就是为什么 LDO 的输出只由基准和电阻比值决定，与输入电压几乎无关——基准是温度补偿过的精密量，电阻比值在集成电路里可以匹配到 0.1% 以内，所以 LDO 天然输出精度高、噪声低。
闭环还直接给出 datasheet 上另外两个指标的来历。线性调整率（line regulation）指输入变化时输出的稳定性，ΔVout/ΔVin 约等于 1/环路增益，好的 LDO 可以做到 0.02%/V，即 Vin 抖动 1V、输出只动 0.2mV；负载调整率（load regulation）指负载电流变化时输出的变动，典型 0.1~1mV/100mA。环路增益越高这两个数字越好看，但高增益意味着多级放大器、更多极点和更费劲的补偿——这又是典型的模拟折中。
「线性」二字的含义是 pass 管工作在线性区附近，像一个受反馈连续调节的可变电阻，而不是开关。这也注定了它和开关电源的根本差别：输入电流连续流过这个管子，输入与输出之间的电压差全部降在管子上。LDO 能稳压的直觉，正是 MOS 小信号模型 里那条 Id 随 Vgs 连续变化的曲线——环路通过调整栅压，改变 pass 管的等效电阻，把多余的电压「吃」掉。
二、dropout 压差：LDO 的招牌指标
dropout voltage（压差）定义为 LDO 仍能维持稳压时，输入高出输出的最小电压，记作 Vdo。当输入只比输出高一点点时，pass 管的 Vds 已经小到进入线性区，它能提供的最大电流开始受限；继续降低 Vin，输出就会跟着输入掉下来，环路彻底「掉队」（drop out）。
线性区的 pass 管就是一个电阻 Rds_on，所以压差近似：Vdo ≈ Rds_on × Iload。一颗典型 300mA CMOS LDO，Rds_on 约 500mΩ，满载压差约 150mV；1A 级别的 LDO 常用 Rds_on 100~200mΩ 的大尺寸 pass 管，压差做到 100~300mV。这正是「低压差」相对老式双极型稳压器（7805 压差约 2V）的进步：从 5V 稳压到 3.3V，老式器件根本无法工作（只有 1.7V 余量），LDO 则游刃有余。
PMOS 和 NMOS 做 pass 管的取舍是面试高频题：
| 维度 | PMOS pass | NMOS pass |
|---|---|---|
| 导通方式 | 源极接 Vin，拉低栅压即导通，Vin−Vout 极小时仍可开 | 需要把栅极驱动到比 Vin 还高一个 Vgs，需要电荷泵 |
| 最小压差 | 可低至 Rds_on×Iload，结构简单 | 配电荷泵后压差可更低、Rds_on 更小 |
| 其他特性 | 空穴迁移率低，同样电流需要约 3 倍面积 | 电子迁移率高、面积小，瞬态响应快，但驱动复杂、易带入电荷泵噪声 |
面积数字也值得建立量级概念：0.18μm 工艺里一个 500mA PMOS pass 管 W/L 可能达到 20000/0.5（多叉指拼接），占掉整颗 LDO 芯片一半以上的面积；pass 管是 LDO 当之无愧的主角，带隙、放大器加起来只是它的「司机」。低成本、小电流 LDO 几乎都是 PMOS；追求大电流、超低压差的现代 LDO 多采用 NMOS 加电荷泵。datasheet 上的 dropout 一定要查对应负载电流下的数值——它随电流线性增长，标称 150mV 通常指满载，轻载时只有十几 mV。还要记住两个修正：一是 Rds_on 有正温度系数，100°C 时比 25°C 大约高 30%~50%，锂电池放到接近空电、设备又发热时，是 dropout 余量最吃紧的时刻；二是 dropout 指标不包含基准和放大器本身的工作余量，工程上要给 Vin 留出比标称 dropout 多 100~200mV 的裕量，而不是卡着边设计。举一个实际算例：锂电池截止电压 3.0V、目标输出 2.8V、满载 500mA、高温，就必须选高温满载 dropout 小于 0.2V 的型号，否则在电池末尾就会跌出稳压区。
三、效率与热：压差 × 电流全部变成热
LDO 不耗电感、不开关，代价是效率公式很难看。输入电流约等于输出电流（忽略 IQ），于是：
效率 η ≈ Vout / Vin，功耗 P = (Vin − Vout) × Iload
用一个 CR2032 纽扣电池供电的传感器再算一笔账：电池容量约 220mAh，供电电压 3V、LDO 输出 2.5V、平均负载 20μA、IQ 1μA，输出侧实际可用 220×(20/21)≈210mAh，效率损失尚可接受；但若误用 IQ 50μA 的 LDO，静态电流反而是负载的 2.5 倍，电池寿命直接缩短七成。这类账在电池产品里比效率百分比更有决策力。24V 降到 3.3V，效率只有 13.7%，86% 的能量全部在 pass 管上变成热；5V 降到 3.3V、负载 300mA，效率 66%，发热 0.51W——SOT-23 封装的热阻约 200°C/W，温升超过 100°C，必然过热保护。反过来，3.6V 锂电池直接降到 3.3V，压差 0.3V，效率 92%，发热不到 0.1W，这才是 LDO 的舒适区。结论很直接：LDO 只适合小压差、小电流；压差超过 1V、电流超过几百 mA 时必须认真算热。
与 DC-DC 开关稳压器的对比汇总：
| 维度 | LDO 线性稳压器 | DC-DC（Buck 降压） |
|---|---|---|
| 效率 | Vout/Vin，压差大时极差 | 85%~95%，与压差关系不大 |
| 发热 | (Vin−Vout)×Iload 全部变热 | 主要是开关和导通损耗，发热小 |
| 输出纹波/噪声 | μV 量级，极干净 | mV 级开关纹波，需滤波 |
| PSRR | 低频 60~80dB | 差，本质是斩波 |
| 外围 | 输入输出各一颗电容 | 电感、二极管、多个电容 |
| 适合场景 | 小压差、模拟/RF/时钟等噪声敏感供电 | 大压差、大电流、电池主供电 |
顺带一提，LDO 还有一个开关电源无法比拟的副产品：输出噪声。带隙基准和电阻网络的热噪声经环路整形后，输出噪声密度典型 10~100nV/√Hz，10Hz~100kHz 积分噪声 10~50μVrms；低噪声 LDO 通过在基准端外接一个噪声滤波电容（NR/SS 引脚）把基准噪声再压低一截，PLL、高速 SerDes 的模拟电源通常点名要这类型号。它还可以无限靠近压差工作而不产生谐波，这对电池设备意义重大：锂电池从 4.2V 一路放到 3.0V，普通 Buck 在低压差区间进入 100% 占空比后输出会跟踪输入下跌，而 LDO 直到 dropout 点都保持稳压。
工程上两者常串联使用：DC-DC 先把电池电压高效降到接近目标值（留 0.3~0.5V 压差），再由 LDO 「精修」到干净的 3.3V/1.8V 给 RF、PLL、ADC 供电——效率和噪声兼得。片上系统的做法见 片上 LDO 与 DC-DC。
四、PSRR：LDO 最被看重的指标
PSRR（Power Supply Rejection Ratio，电源抑制比）描述输出端对输入端纹波的衰减能力，单位 dB：PSRR = 20lg(Vin_ripple / Vout_ripple)。60dB 意味着输入端 10mV 的纹波到输出只剩 10μV。给射频收发器、高精度 ADC、晶振供电时，PSRR 往往比效率更重要——开关电源 mV 级的纹波若直接喂给 VCO，会直接调制载波产生杂散。
PSRR 不是一个常数，它随频率显著变化，背后是环路增益和 pass 管寄生电容两条机制：
再补充两个影响 PSRR 的实用因素。其一是压差余量：pass 管上的 Vds 越小（系统越省电），其本征输出电阻 ro 越低，纹波越容易从漏极串到源极，所以同一款 LDO 在低压差工作时 PSRR 会明显劣化，超低压差和高 PSRR 是有冲突的需求。其二是输出电容在高频实际上「替」环路干活：10μF X7R 电容在 1MHz 的阻抗约 16mΩ，与负载阻抗构成分压，这是高频段纹波衰减的主要来源。
负反馈对纹波的抑制等于「环路增益」，而放大器增益在主极点后以 −20dB/十倍频下降，PSRR 随之滚降；到了 unity-gain 带宽（典型 LDO 几百 kHz 到几 MHz）以外，环路对纹波形同虚设，输入输出之间只剩 pass 管的寄生电容在「漏」纹波。还有一个测量口径的坑：厂商标 PSRR 时通常用小信号注入法、在固定小负载下测得，真实系统里大负载电流会降低 pass 管 ro、使 PSRR 变差，所以 datasheet 上 70dB 的漂亮数字在满载应用里按掉 10~20dB 预估更稳妥。选型时务必看 datasheet 的 PSRR-频率曲线而非单一数字，确认纹波频率（如 DC-DC 的 1~2MHz 开关频率）落在高抑制区间；若开关频率已超出环路带宽，正确做法是 LC 滤波或选高 PSRR 型号，而不是加大 LDO 的输出电容了事。
五、负载瞬态、输出电容与稳定性
负载电流突然从 1mA 跳到 300mA（MCU 唤醒发射射频就是这种波形），pass 管的栅极电压不可能瞬间改变——栅极上的 Miller 电容要先充放电。在环路反应过来之前，全部电荷缺口由输出电容 Cout 提供，输出电压下陷约 ΔV ≈ ΔI × Δt / Cout，再叠加电容等效串联电阻上的压降 ΔI × ESR。以 ΔI=300mA、环路响应时间 1μs、Cout=10μF 估算，容性下陷 30mV；若 ESR=100mΩ，还要再叠 30mV。加大 Cout、用低 ESR 的 X7R 陶瓷电容，是压低下陷最直接的手段。
但 Cout 和 ESR 同时是环路稳定性的组成部分，这是 LDO 最容易踩坑的地方。LDO 的输出极点约为 1/(2π·Rload·Cout)，负载电流变化时这个极点大幅移动（轻载时 Rload 大、极点低），而 ESR 会与电容串联引入一个零点 1/(2π·ESR·Cout)。老式 ESR 补偿型 LDO 要求 ESR 落在 datasheet 规定的窗口内（例如 0.3Ω~3Ω）：ESR 太低零点跑到高频失去相位补偿会振荡，ESR 太高零点过低、瞬态变差——钽电容时代这是反复发生的「换颗电容就振荡」事故。现代「any-cap」或 ceramic-stable LDO 内部做了零点补偿，允许 0Ω ESR 的陶瓷电容，新设计应优先选这类。
轻载是稳定性最危险的角落：负载 1mA 时 Rload 可达 3kΩ，输出极点降到约 5kHz，与 EA 的内部极点靠近，相位裕度被蚕食；很多 LDO 的 datasheet 明确规定最小负载电流（例如 100μA），低于此值不保证稳压，无最小负载要求的型号内部加了 dummy 负载或自适应偏置。这也解释了为什么「同一颗 LDO 满载测得好好的，待机模式下振荡」是真实发生过的板子级事故——稳定区曲线必须按应用的最小电流查，而不是只看典型工况。
无论如何，设计流程上要做两件事：查 datasheet 的稳定区曲线，确认你的 Cout 容值范围和 ESR 在全负载范围内合法；看负载瞬态图，确认最大下陷/过冲在被供电器件的容差内（数字核通常 ±5%，模拟电源常要 ±2%）。负载从大电流跳回轻载时方向反过来：环路还没来得及关小 pass 管，多余电流灌入 Cout，产生过冲，其持续时间同样取决于环路带宽和电容。片上补偿的常见手法是在 EA 输出到反馈点之间加一个 Miller 电容加调零电阻，把 ESR 零点搬到芯片内部，从而解除对外部电容 ESR 的依赖；理解这一层需要 运算放大器拓扑：单级与 Cascode 里的频率响应基础。电容在板级如何布置、为什么要紧挨负载引脚，见 封装电源完整性与去耦。
六、静态电流 IQ 与选型直觉
IQ（quiescent current，静态电流）是 LDO 自身工作消耗的电流，等于 Iin − Iout，主要花在带隙基准、误差放大器和电阻分压器上。大功率 LDO 的 IQ 典型 50~200μA，在 300mA 负载下可以忽略；但电池待机场景里逻辑反过来：负载 10μA、IQ 50μA 时，电池电流的 83% 都在喂 LDO。超低功耗 LDO（纳米功耗 LDO）把 IQ 做到 0.5~2μA，代价通常是带宽低、PSRR 高频段差、最大电流小——物联网节点的常开电源域选这类，活动电源域再选普通 LDO 或 DC-DC。低 IQ 还有两个不那么显眼的代价：偏置电流小使误差放大器噪声升高、输出极点移动更剧烈，所以 nano-IQ LDO 通常限定较小的 Cout 范围和较小的负载电流，拿它直接给 300mA 的射频功放供电会同时丢掉 PSRR 和瞬态性能。带使能引脚（EN）的 LDO 关断电流典型 10nA~1μA，不用的电源域直接关掉比选低 IQ 更有效；带软启动（SS）的型号则在上电时缓慢抬升输出，避免大 Cout 充电造成的输入浪涌和上电顺序冲突。注意部分 LDO 在 dropout 区域 IQ 会上升，电池放到末尾时功耗反而增加，datasheet 的 IQ 要看全部工作条件。
把全篇压缩成一个选型流程：先算压差和电流，(Vin−Vout)×Iload 的发热封装扛不住，就上 DC-DC，不要犹豫；确认是 LDO 的场景后，按噪声敏感度查 PSRR 曲线是否覆盖实际纹波频率；按负载跳变幅度选 Cout 和 ESR 兼容的型号；电池供电再卡 IQ；最后核对 dropout 在电池最低电压、满载、高温下仍有余量（高温使 Rds_on 增大约 30%~50%）。再给三组可直接套用的经验数字：SOT-23-5 封装不加铜皮时热阻约 200°C/W，连续功耗不宜超过 0.4W；带散热焊盘的 DFN/TSOT 可降到 50~80°C/W，1W 左右的发热才勉强可行。陶瓷电容有直流偏置减容效应，10μF/10V 0603 电容在 5V 偏置下实际容量可能只剩 4~5μF，算瞬态时要用实际值而非标称值。电阻分压器持续耗电 Vout²/(R1+R2)，分压电阻取 MΩ 级可把这部分电流压到 μA 以下，但电阻过大易拾取噪声、反馈极点降低，低功耗设计才这么做，普通 LDO 内部分压电阻典型 100kΩ~1MΩ。另外，多路电源共存时还要核对上电时序与反向电流：某些 LDO 输出端高于输入端时会通过体二极管反向漏电，共享一条总线的多个 LDO 之间可能互相灌电流，必要时选带反向电流保护的型号或加二极管。照这个顺序，五分钟可以完成大部分电源树的 LDO 选型。
这一篇在知识体系里的位置
- 想深入 pass 管和放大器内部的 gm、ro、Miller 效应 → MOS 小信号模型；
- 想看误差放大器本身有哪些拓扑、增益和输出摆幅怎么定 → 运算放大器拓扑：单级与 Cascode；
- 想知道精密基准 Vref 从哪来 → 带隙基准电路；
- 想看 LDO 做进芯片内部、无片外电容时的约束 → 片上 LDO 与 DC-DC；
- 想理解输出电容在板级和封装级的完整去耦体系 → 封装电源完整性与去耦。
总结
LDO 线性稳压器就是「带隙基准 + 误差放大器 + 分压反馈 + PMOS/NMOS pass 管」构成的负反馈闭环，Vout=Vref(1+R1/R2) 天然精密低噪；dropout≈Rds_on×Iload（典型 100~300mV），效率只有 Vout/Vin，压差乘电流全部在 pass 管上变热，所以只适合小压差小电流、大压差大电流交给 DC-DC；PSRR 低频 60~80dB 并随环路增益在 MHz 内滚降到 0，负载瞬态下陷由 Cout 和 ESR 决定且二者同时约束环路稳定性（新设计选 ceramic-stable 型号），再按电池场景卡 μA 级 IQ——选型按「发热算不过来就上 DC-DC，然后查 PSRR 曲线、电容稳定区、IQ、全温度 dropout 余量」的顺序走即可。