时钟树与布线交接：布局数据怎样变成带真实寄生的布线网表（S4）
上一站 S3 定了布局与电源网；本站让时钟和信号线真正连上、走上具体金属层与过孔——从这一刻起，线不再是零延迟的理想连接，而有了真实 RC。下一站 S5 签核枢纽 从本站版图提取寄生。
一、本站在数据总图上的位置
二、为什么本站是时序数据的分水岭
S3 之前，工具对互连延迟只有估计（按距离/扇出的线负载模型或拓扑估算）。本站之后，每条线落在确定的金属层、长度、间距和过孔上，寄生 RC 可以被真实提取。这解释了两个反复出现的现象：
- setup 可以在综合/布局阶段大致收敛，hold 往往拖到布线后：hold 检查用的是短路径，对真实线延迟和时钟偏斜极敏感，时钟树没长出来、线没走完之前，hold 数字不可信。
- 布线后必须回写时钟数据：CTS 之前 SDC 里时钟是理想的（零延迟或虚拟时钟）；CTS 之后有了真实插入延迟与偏斜，这些要传回 STA，否则签核还在用「理想时钟」对「真实数据路径」，结论是假的。
三、输入清单
| 输入 | 格式 | 来源 | 要求 |
|---|---|---|---|
| 布局后 DEF/网表 | DEF/Verilog | S3 | 单元已合法化、宏冻结 |
| SDC | .sdc | S2 传播 + S3 更新 | 含时钟不确定性、OCV/AOCV 设定、例外 |
| tech/cell LEF | .lef | 库团队 | 金属层/via/间距规则 |
| 寄生规则 | tlu+/itf | 晶圆厂 | 与要提取的 SPEF 角对应 |
| Liberty（多角） | .lib | 库团队 | setup/hold 多角优化 |
| UPF | .upf | S3 | 电源域走线、隔离电源连接 |
四、两个主要变换
4.1 CTS：给时钟网络长出一棵平衡的树
时钟是特殊网络：它要同时（低 skew）到达成千上万触发器，且自身翻转率高、功耗大。CTS 在 skew（偏斜）、insertion delay（插入延迟）、功耗、占面积之间权衡，插入时钟缓冲并摆放。时钟门控单元（ICG）也在这一带正确接入，门控域内形成子树。CTS 后产出 skew/latency/功耗报告，真实时钟传播关系要标记给 STA。
4.2 detail route：把逻辑连接走成几何线段
全局布线先规划通道（产生拥塞估计），详细布线在网格/轨道上确定每段金属和过孔，同时满足设计规则（间距/宽度/天线效应），并做多角优化修 setup/hold。产出：
| 产出 | 格式 | 下游 |
|---|---|---|
| 布线后网表 | 门级 Verilog | S5 STA/功耗、S6 LVS |
| 布线 DEF | .def | S5 提取、S6 stream-out |
| 时钟树/时序数据库 | 工具库 + 报告 | STA 回写 |
| 拥塞/短线/DRC 报告 | 报告 | 回流修版 |
| 天线/填充相关数据 | DEF/规则 | S6 |
五、本站最重要的数据纪律：网表与 DEF 必须同源
布线后存在「逻辑网表」和「几何 DEF」两份描述同一块电路的数据。它们必须来自同一次布线运行、同一版网表。若工程师手工改了 DEF 走线、或用旧网表配新 DEF，就会出现：
- LVS（S6）对不上：原理图网表与版图连接不一致；
- STA 提取的 SPEF 反标到错误的网络；
- ECO 后只更新了网表没重走局部线，寄生是旧的。
因此每次 ECO/重布线都要把网表、DEF、由它提取的 SPEF 当成一个原子版本一起发布（变更传播治理见规划 X3）。
六、典型交接事故
| 事故 | 根因 | 如何拦住 |
|---|---|---|
| 签核时序假好 | CTS 真实时钟延迟没回写 STA | 布线后强制传播时钟、禁用理想时钟假设 |
| 末期 hold 大爆发 | 提前修 hold，时钟树未定 | 遵循 setup 先行、布线后集中修 hold |
| LVS 不过/SPEF 标错 | 网表与 DEF 不同源 | 网表+DEF+SPEF 原子版本发布 |
| ECO 后寄生过期 | 改网表没重提 SPEF | ECO 触发局部重布+重提取门禁 |
| 天线违例 | 长线连栅极无二极管/跳层 | 布线规则内修 + S6 antenna 复查 |
相关与延伸
- 上一站 S3 布局交接；下一站 S5 签核枢纽 看本站版图如何提取 SPEF 并喂三把尺。
- 寄生与反标格式见 F5 SPEF/SDF；时钟约束的生命周期见 F2 SDC。
- 工具视角见 P&R 怎样摆放连线。
总结
S4 用 CTS 长出真实时钟树、用 detail route 把连线走成带 RC 的几何线段，产出必须同源发布的布线后网表与 DEF；本站之后时序从估计变成可提取的真实值，时钟延迟回写与网表/DEF 同源是两条不能破的交接纪律。