外设功耗入门：接口和 PHY 为什么常常比 CPU 还费电
更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 38 篇。优化低功耗时新手最容易盯着 CPU 利用率看，结果实测发现待机和很多场景里真正吃电的是「周边」：蜂窝调制解调器、Wi-Fi/蓝牙射频、DDR、显示屏、USB PHY。这些外设的物理机制和数字逻辑完全不同，省电策略也自成一派。这一篇建立外设功耗的全景直觉。系统地图见低功耗导读。
本文要回答的问题
- 为什么驱动一个外部引脚比翻转片内信号费那么多？
- 高速收发器、DDR、显示器、射频各自的电费花在哪？
- 「芯片都睡了，外设怎么还在耗电？」
- 为什么无线上传常说「按焦耳/比特」算账？
- 系统设计上怎么让外设不再拖续航后腿？
一、根源：片外世界又大又慢电压又高
片内门驱动的是飞法级、零点几伏摆幅的短线；外设 PHY 面对的是完全不同的物理世界：
- 大电容：PCB 走线、连接器、线缆、另一颗芯片的引脚，负载电容是片内节点的几十到上千倍；
- 高电压：I/O 常工作在 1.8/2.5/3.3V，能量 ∝ CV²，电压翻几倍、电容翻几十倍，单次翻转能量可能是片内的上百倍；
- 模拟开销：高速接口的 PLL、时钟数据恢复（CDR）、发送/接收均衡、偏置电流一旦使能就是固定功耗，与有没有数据无关；
- 端接电阻：高速总线为抑反射要求片上/片外端接，端接形成直流或交流电流通路。
所以「数据没在传，接口应该不耗电」是错的：很多 PHY 使能着就要耗电，省电的第一动作往往不是少传，而是不用时彻底关断（时钟门控→PHY 断电→I/O 电源域处理，机制见 SoC 电源架构与保持隔离）。
二、常见外设的功耗画像
| 外设 | 耗电特点 | 主要省电机制 |
|---|---|---|
| GPIO/LED | 驱动 LED、给容性负载充放电；悬空输入可能振荡；上下拉对打形成直流 | 未用脚设为确定输入/模拟态；避免对打；LED 用 PWM/限流 |
| UART/I²C/SPI | 单比特能量不高但时钟持续；I²C 上拉每次拉低都耗 | 用完关外设时钟；降速、降电压；I²C 少长距离低阻上拉 |
| USB/高速 SerDes | PHY+PLL+均衡固定耗电大 | 无连接/空闲进 suspend，深睡直接断 PHY 电 |
| DDR SDRAM | 读写驱动 + 必须刷新 + PHY/端接 | 自刷新、低功耗模式、降频、关端接、深睡挂起断电 |
| 显示 | 背光（LCD 时常占大头）/OLED 像素自发光 | 降亮度、局部刷新、刷新率自适应、灭屏 |
| Wi-Fi/BT/蜂窝 | 发射功率、PA、基带、寻呼监听 | DTIM/嗅探间隔、批量收发、关屏断连、弱信号更费 |
| ADC/传感器 | 转换电流 × 转换时间 + 待机电流 | 按需启动、降采样率、用阈值中断代替轮询 |
| 音频 | DAC/放大器、耳机驱动 | 静音时关放大器、低功耗 codec 模式 |
无线：焦耳/比特与「发射最贵」
射频前端的功率放大器（PA）是瞬时耗电之王（几十~上千 mW），但它的功耗高度依赖发射功率，而发射功率由链路质量决定：信号越差、越要提高功率、越容易重传。因此评估无线策略要用**能量/比特（或能量/事务）**而不是平均功率：
- 把数据攒大了一次发完（burst），让无线电在大部分时间彻底睡，比零敲碎打频繁唤醒省得多（协议栈启动、PLL 锁定都有固定能量）；
- 提高一次传输成功率（合适的速率、可靠链路）等价于省掉重传的能量；
- 延长监听/嗅探间隔用延迟换能量，是蓝牙等低功耗协议的核心旋钮。
这与 MCU 低功耗篇的「事件驱动+低占空比」、功耗实测篇的「弱信号必须实测」完全呼应。
DRAM：刷新是按容量收的税
DRAM 用电容存电荷，必须周期性刷新，且容量越大、温度越高（漏电快，刷新越频繁），这笔固定开销越大。系统省电包括：无访问时进入自刷新（self-refresh，DRAM 自己用低功耗振荡器维持）、DVFS 降接口速率、关闭未用通道/片选端接、深睡时把内容写回 Flash 后断电（hibernate）。手机待机时内存保持自刷新、处理器电源门控，就是待机睡眠模式里「挂起到内存」的物理画面。
三、显示与人机外设：功耗随「亮」走
- 背光：传统 LCD 屏本身不发光，靠白光 LED 背光，亮度直接决定功耗，室内外亮度需求差异可达数倍；自动调光、内容自适应亮度是系统级省电大头。
- OLED/AMOLED：每个像素自发光，黑像素几乎不耗电——深色模式、少用大面积纯白在这类屏上真能省电；同时刷新率可按内容降（静态画面 30Hz、动态 90/120Hz）。
- 触摸、音频、振动/马达：触摸控制器常低功耗监听（类似传感器 hub），音频放大器随音量和负载走，马达是瞬时大电流件，都要在不用时退出使能。
这类外设的优化决策权很大比例在产品/软件层：默认亮度、灭屏超时、深色 UI、通知唤醒屏幕的频率，对整机续航的影响常超过芯片团队抠的几毫安。
四、让 CPU 长睡：外设自治与事件聚合
系统省电的关键不是把外设电流降到零（很多做不到），而是外设干活时不必惊动 CPU：
- DMA/批量搬运：数据收发由 DMA 在内存和外设间直接搬，完成才中断一次，CPU 其余时间可在 WFI/深睡（模板见 MCU 低功耗）。
- 外设自治/传感器 hub：低功耗小处理器或状态机负责采样、阈值比较、FIFO 聚合，攒够一批再唤醒主 SoC——把「每秒醒 100 次」变成「每秒醒 1 次」。
- 事件合并：多个中断聚合后统一上报，避免连环短唤醒（每次唤醒都要付时钟/稳压器过渡的固定能量，见 CPU 的 C-state residency 讨论）。
- 唤醒源分级：只有少数关键源（按键、调制解调器来电）能拉起全系统，普通事件只醒 AON/低功耗岛（架构见 SoC 电源架构）。
一个量化直觉：若一次「醒来读个传感器再睡」的固定开销是 30µJ，每 100ms 一次仅唤醒开销就是 300µW；改成每秒聚合一次降到 30µW，这类优化不碰任何模拟电路就能砍掉一个数量级待机功耗。
五、接口选型与协议里的省电观
- 够用就选低速低压：I²C/低速 SPI/UART 在传感器场景足够，别为「可能用到」常开高速接口；高速 SerDes 能关则关。
- 协议本身的睡眠机制：USB suspend、蓝牙 sniff/子评级、Wi-Fi DTIM、MIPI 的低功耗态——这些参数（监听间隔、休眠占空比）往往比物理层优化更影响续航。
- 端接与驱动强度按板级实际配：过强的驱动和不必要的片上端接纯浪费，还恶化 EMI。
- 协议效率：一次握手开销固定，小包频繁通信的焦耳/比特极差；应用层批处理（合并心跳、延迟非紧急同步）是最有效的无线省电手段之一。
六、排查外设功耗：看什么
功耗异常排查篇的方法对外设特别有效：
- 电流谷底偏高一档且与主芯片状态无关 → 逐个断外设供电/读负载开关电流，找出没进低功耗档的那个；
- 周期性小脉冲 → 查外设自动行为（传感器采样、PHY 重连、总线定时），常与固件预期不符；
- 无线电流异常 → 对齐协议栈日志，区分发射、接收、监听；弱信号下占空比失控是高发问题（实测见功耗怎么测）；
- 板级嫌疑：上拉/端接、电平转换器反向漏电、传感器电源域未关——这些不写在芯片手册里，却常是待机预算杀手。
七、一张板级待机预算的教学拆解
为了让「外设决定待机」有量化体感，拆一个简化的电池产品深睡预算（数值为教学量级）：
| 电流项 | 数值 | 说明 |
|---|---|---|
| 主控 retention+RTC | 1.5µA | 数字侧做到位后的典型目标 |
| 32.768k 晶振电路 | 0.6µA | 睡眠时钟源，必须常开 |
| PMIC Iq | 0.8µA | 低 Iq 档；普通 LDO 可能 5~20µA |
| 蓝牙芯片睡眠（RAM 保持） | 1.2µA | 比主控还高，是常见第一大头 |
| 传感器未断电待机 | 2.5µA | 板上 6 颗传感器合计，本可加负载开关 |
| 板级上拉/分压/漏电 | 1.0µA | 取决于板子纪律 |
| 合计 | 7.6µA | 真正的「计算」部分只占不到两成 |
优化路径一目了然：把传感器组改由负载开关断电（−2.5µA）、蓝牙进无 RAM 保持的深睡（−0.8µA，代价重连）、换更低 Iq 的电源（−0.4µA），合计可压到约 4µA——对 200mAh 电池寿命的差异是 3 年与 5.7 年之别。这个表里没有一项来自「让 CPU 少算」，全是外设与电源链的纪律（方法见功耗预算实战示例）。
八、外设功耗的软件责任清单
硬件给了低功耗档，不进档等于没有。固件侧常见责任：
用完外设立即反初始化/挂起到最低档，而不是依赖驱动「以后会处理」；
收发完成及时关 PHY 时钟和电源，注意协议要求的最小在线时间与省电的平衡；
不轮询状态寄存器，改为中断；轮询一个 I²C 传感器的 CPU 主频电流可能比传感器本身高百倍；
合理设置片内外设的采样率/刷新率默认值——出厂默认往往是性能优先；
维护各外设的 residency 统计（各档位驻留时间），与功耗实测波形对账，形成「预期档位—实际档位」差异告警。
误区：没数据传输接口就不耗电。 PLL/偏置/端接使能即耗电，不用要进低功耗态或断电。
误区：CPU 睡了整机就省了。 PHY、DRAM 刷新、背光、射频可能照常工作；系统账要按能量与功率的积分口径看全部负载。
误区：接口速率越高越省电（传得快）。 传输时间短了，但 PHY 单位时间功耗大得多，是否划算要看数据量和唤醒固定成本，需按焦耳/事务实测。
误区：传感器几微安无所谓。 乘上常供电时间和板级漏电，它可能就是纽扣电池寿命从五年变两年的原因。
补：外设清单评审怎么开
建议在原理图冻结前开一次「外设功耗评审」，逐颗器件回答四个问题：不用时它的最低档电流是多少、进入该档由谁控制（硬件使能脚还是软件命令）、退出要多久、失效后最坏漏电多大。实践中这张表最常暴露三类问题：某些器件根本没有低于几十微安的档位（必须加负载开关）；某些器件的关断脚只关内部逻辑、I/O 仍耗电；还有器件的「关断」会让 I²C 地址线变成低阻态、把总线拖死。这类问题在芯片功耗仿真里永远看不见，只有板级评审和实测能拦住（测量方法见功耗怎么测）。
评审还要顺手核对电源树：把同一类使用时机的外设挂在同一路负载开关后面（比如所有「只在采样时才需要」的传感器共用一路），避免一颗常开件拖累一串本可断电的器件；上拉电阻的供电轨尤其要审查——上拉接到常通轨时，被拉的外设断电会通过保护二极管倒灌，既漏电又可能让关断域处于半上电的危险状态（倒灌机理见 PMIC 时序）。
这一篇在知识体系里的位置
- 上游：功耗从哪来的 CV² 在大电容高电压 I/O 上被放大；SoC 电源架构/PMIC给域和负载开关。
- 本片：把省电视角从芯片内扩展到板级和协议层的「大耗电件」。
- 下游：策略落地见 MCU 低功耗与待机睡眠模式；系统级省电上限见低功耗手段全景；测量与排查见功耗怎么测/功耗异常排查。
一句话收口：低功耗系统里处理器常常只是「会计」，PHY、屏幕、无线电和存储器才是「花钱的」；让大耗电件按需上电、让外设自治、把事务攒大，是比抠几毫安内核电流更粗的省电杠杆。
总结
外设和 PHY 常比 CPU 费电，因为它们面对板级大电容、高电压 I/O，且 PLL、CDR、均衡、端接一旦使能就有与数据无关的固定功耗，省电第一动作是不用时彻底关断而非少传；无线按焦耳/比特算账，靠攒批 burst、提高成功率免重传、拉长嗅探间隔，DRAM 的刷新则是按容量和温度收的税。系统级杠杆是 DMA、传感器 hub 外设自治和事件聚合（把每秒百次唤醒变成一次），选低速低压接口，并在原理图冻结前逐颗器件做外设功耗评审、按使用时机共用负载开关。