AMBA 总线怎么选：APB/AHB/AXI/CHI 与 TileLink/Wishbone 对照决策
更新时间：2026-09-19。本文是接口主题簇的「选型导航页」，内链各协议深文。入门概览见 片上总线 AMBA 入门 与架构页 片上总线。
本文要回答的问题
- 配置寄存器、内存搬数据、连续数据流、多核共享分别该用哪条总线？
- APB/AHB/AXI/CHI 的能力边界和成本阶梯是什么？
- TileLink、Wishbone 在开源/RISC-V 生态里处于什么位置？
- 一个真实 SoC 里这些总线怎么分层共存？
一、五维能力对照表
| 协议 | 通道/模型 | 典型带宽 | 多主 | burst/流水 | 缓存一致 | 相对面积 | 典型用途 |
|---|---|---|---|---|---|---|---|
| APB | 单组、两拍 Setup/Access | 极低（≥2 拍/笔） | 否 | 无 | 无 | 最小 | UART/SPI/I2C 配置寄存器 |
| AHB-Lite | 单组、地址/数据错拍流水 | 中（~1/拍） | Lite 否；matrix 可 | HBURST | 无 | 小 | Cortex-M 骨干、SRAM/Flash |
| AXI4-Lite | 五通道、单数据 | 中 | 经互连 | 无 | 无（可加 ACE-Lite） | 中 | CPU 直连的配置/轻量寄存器 |
| AXI4 | 五通道分离、outstanding | 高 | 是 | 强（256 拍、ID 乱序） | 经 ACE | 中-大 | CPU↔DDR、DMA、高性能 IP |
| AXI4-Stream | 仅 valid/ready 数据 | 很高 | 点对点/交换 | 连续流 | 否（只传数据） | 小 | DMA/视频/网络/DSP 流水线 |
| ACE/ACE-Lite | AXI + snoop | 高 | 是 | 继承 AXI | 有 | 大 | 小簇多核、一致 DMA/IO |
| CHI | 包交换、RN/HN/SN、credit | 很高 | 大量 | 强、可乱序 | 有（目录式） | 最大 | 众核大 SoC、跨 die |
| TileLink | A/B/C/D/E 五通道、无 valid/ready 长依赖 | 高 | 是 | 多拍、内置消息 | 内置（TL-C） | 中 | RISC-V/RocketChip/Chipyard |
| Wishbone | 单组、点对点/共享，B4 流控 | 中 | 可 | 有 | 否 | 小 | 开源/教学/轻量 IP |
二、按「数据形态」选：四种流量对应四套协议
- 偶发、窄、配置型（写几个寄存器驱动外设）→ APB（最慢最简），忙一点或 CPU 直连用 AXI4-Lite。见 APB 时序、AXI4-Lite 从机。
- 中等、单主、本地存储（MCU 内核取指/访 SRAM、Flash）→ AHB-Lite，经 multilayer matrix 扩少量主设备。见 AHB-Lite。
- 高带宽、内存映射、多主并发（DDR、GPU、DMA 随机/突发访存）→ AXI4，靠 outstanding/ID/burst 打满。见 AXI4 完整协议、outstanding、burst。
- 无地址、连续、单向（传感器→加速器→DDR 的包流）→ AXI4-Stream，再用 DMA 接到内存映射域。见 Stream 与 DMA。
需要多核共享同一内存且不想软件维护 cache 时，才在 AXI 之上上 ACE；核数/带宽再大、要目录式可扩展一致互连时上 CHI。见 CHI/ACE。
三、TileLink 与 Wishbone：开源生态的两支
- TileLink：RISC-V 参考生态（RocketChip、Chipyard、boom）的标准片上总线，分 TL-UL（轻量，类 Lite）/TL-H（带原子操作 hint）/TL-C（带缓存一致性的 probed/Release 消息）。它用 A~E 通道的消息直接把一致性、原子操作、亚字访问、多拍 burst 统一表达，不依赖 valid/ready 长组合路径，跑高频友好。做 RISC-V SoC、复用 Rocket/Chipyard IP 时优先 TileLink，再用 XBAR 自动生成互连。
- Wishbone：OpenCores 时代的开放、极简总线（经典 Classic 单拍/握手，B4 增加 STALL/流控、点对点/共享/交叉开关均可）。规范宽松、IP 多、易手写，适合教学、FPGA 小项目、轻量开源 IP；缺一致性与生态标准，量产高性能 SoC 用得少。
AMBA 与开源总线之间通常放协议桥（AXI↔TileLink、AXI↔Wishbone、AXI↔AHB/APB），把商用 AMBA IP 和开源核混挂。
四、一个典型 SoC 的分层
bash
大核簇 ─CHI/ACE─ Home/目录 ─ DDR控制器
│
GPU/NPU/DMA ─ AXI4 ─ AXI Crossbar ─ SRAM / 高速IP
│ AXI-to-AHB
Cortex-M 控制核 ─ AHB-Lite matrix ─ SRAM/Flash
│ AHB-to-APB
外设(UART/SPI/I2C/时钟/引脚) ─ APB
加速器之间数据流 ─ AXI4-Stream ─ AXI DMA ─ 回 AXI/内存规则：越高带宽、越多主、越需一致，协议越「重」；配置面尽量压到 APB/Lite 省面积。跨层全部用桥，寄存器配置面与数据面分离。
五、决策清单（按顺序问）
- 是连续无地址数据流吗？是→Stream；否→往下。
- 需要多核/IO 硬件缓存一致吗？否→第 3；是→小簇 ACE、众核 CHI。
- 是高带宽多主访存吗？是→AXI4；否→第 4。
- 单主控制域/MCU？是→AHB；否（只是几个配置寄存器）→APB/Lite。
- 在 RISC-V/Chipyard 生态？强考虑 TileLink；轻量 FPGA/教学可 Wishbone。
- 走线长、频率不够？协议不变，加 寄存器切片；跨域加异步 FIFO；宽度不同加 converter。
常见的坑
- 拿 APB 搬数据：两拍一笔无 burst，性能远不够，数据面必须 AXI/Stream。
- 为不需要一致的系统上 CHI/ACE：白付目录、snoop、验证成本。
- 数据面/配置面混用同一重协议：所有外设都挂 AXI 让互连和面积膨胀；外设走 APB。
- 跨协议丢语义：AXI→AHB 桥丢 ID/乱序能力、AXI→APB 丢 burst，软件/RTL 要按最弱环节设计。
- 忽视 IP 生态强约束：商用 IP 多为 AMBA、Rocket 系为 TileLink，选型先看要复用什么，总线可桥接但要提前规划转换器。
相关与延伸
入门见 AMBA 入门、片上总线架构页；深文见 APB、AHB、AXI4、Stream、CHI/ACE、Crossbar。
总结
按流量形态选总线：配置寄存器用 APB/Lite、MCU 单主用 AHB、高带宽多主内存映射用 AXI4、连续数据流用 Stream、多核共享才上 ACE/CHI；RISC-V 生态优先 TileLink、轻量开源可用 Wishbone，跨层一律用桥，让重协议只服务真正需要带宽和一致性的数据面。