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%Warning-BLKSEQ: Blocking assignment in sequential logic 速查 ​

更新时间：2026-10-26。FAQ 速查页，属于 EDA 排错系列。always @(posedge clk) 块里写了 =，Verilator 开 -Wall 时会拦下这条警告——它不是在挑代码风格，而是在提示「你的两级流水可能塌成了一级」。同系列信号驱动问题见 Verilator UNDRIVEN 信号未驱动，语法类报错见 iverilog syntax error near token。

首屏答案：在时序块（always @(posedge clk)）里，寄存器赋值一律用非阻塞赋值 <=；阻塞赋值 = 只在三种场景可接受——testbench 激励、块内纯临时变量（且先算后用）、组合逻辑块。改完重跑 verilator --lint-only -Wall，警告清零即可收工。唯一例外是确认语义确实正确时，用 /* verilator lint_off BLKSEQ */ 局部关闭，但必须写注释说明理由。

本文要回答的问题 ​

  • BLKSEQ 警告到底在警告什么，= 和 <= 在时序块里差在哪？
  • 两级流水「塌成一级」在波形上长什么样？
  • 哪些场景下时序块里用 = 是合法的、可以忽略？
  • 修完怎么验证行为真的对了？

一、报错原文与现象 ​

最小复现模块 n3_bad.v，一个两级流水，时序块里用了阻塞赋值：

verilog
module n3_bad(input wire clk, input wire d, output reg q1, output reg q2);
  always @(posedge clk) begin
    q1 = d;    // 时序块里用阻塞赋值
    q2 = q1;   // q2 立即拿到 q1 的新值：两级流水塌成一级
  end
endmodule

verilator --lint-only -Wall 的真实输出：

verilator -Wall 对 n3_bad.v 报 BLKSEQ

上面这条 %Warning-BLKSEQ 指向第 3 行的 q1 = d;，并直接给出建议「Suggest delayed assignments (<=)」。注意最后一行 %Error: Exiting due to 1 warning(s)——Verilator 默认把警告当错误退出（exit code 非零视角下等同失败），CI 里这条会直接让构建红掉，不是「可以忽略的温馨提示」。

二、语义差异：为什么 = 会让流水塌一级 ​

Verilog 的两种赋值在时序块里的调度方式完全不同。阻塞赋值 = 立即生效：q1 = d 执行完，同一个 always 块里下一句 q2 = q1 读到的已经是 q1 的新值。非阻塞赋值 <= 把整个右值采样推迟到本时刻结束：q2 <= q1 读到的是时钟沿到来之前的 q1 旧值。两级流水的本意是「q2 比 q1 晚一拍」，用 = 就塌成了「q2 和 q1 同拍」。

用 iverilog 对两个版本同激励仿真，VCD 波形忠实记录了这一差异（d 在第 1 个时钟沿前拉高、第 5 个沿前拉低）：

eda/ts-verilator-blkseq-blocking-sequential.md 波形时序图

读这张图抓住两组沿：第一组是 d 拉高后的第一个上升沿——q1b 与 q2b（bad 版）同拍变高，阻塞赋值让 q2 立刻拿到了 q1 的新值，两级寄存器在功能上退化成一级；而 q1f 变高时 q2f（fixed 版）仍为 0，直到下一个上升沿 q2f 才跟随变高，这才是两级流水应有的「晚一整拍」。第二组是 d 拉低之后：bad 版 q1b/q2b 同拍回落，fixed 版 q2f 仍然比 q1f 晚一拍才归零。凡是下游逻辑依赖「q2 是 q1 延迟一拍」这个假设的（流水线控制、跨拍握手、延迟对齐），bad 版的行为就是功能 bug，而仿真器本身不会报错——这正是 BLKSEQ 警告存在的意义。

上面那张波形不是示意图，而是从 iverilog 真实仿真 dump 出的 n3_wave.vcd 里逐拍对出来的。测试平台 n3_tb 在 3ns 把 d 拉高、43ns 把 d 拉低，VCD 记录的关键事件如下：

时刻事件bad 版（q1b / q2b）fixed 版（q1f / q2f）
3nsd 由 0 拉 1（沿间赋值）不变不变
5ns，第 1 个上升沿首次采样到 d=1q1b、q2b 同拍变 1q1f 变 1，q2f 仍 0
15ns，第 2 个上升沿正常推进无变化q2f 变 1，恰好比 q1f 晚一整拍
43nsd 由 1 拉 0不变不变
45ns，上升沿首次采样到 d=0q1b、q2b 同拍归零q1f 归零，q2f 仍为 1
55ns，上升沿正常推进无变化q2f 归零，依旧晚一拍

这张表里最刺眼的数字是 5ns 那一行：同一个上升沿上 bad 版两根信号一起跳变——对 q2 而言「q1 的旧值」这个概念根本不存在，寄存器链在逻辑深度上从两级退化成一级；而 fixed 版的 q2f 直到 15ns 才跟上，时间差整整 10ns，一个时钟周期。VCD 是仿真器调度结果的最底层记录，任何「我读代码觉得没问题」的争论到这里都可以终结。

三、修复与三种可忽略场景 ​

修复就是照警告建议把 = 改成 <=：

verilog
module n3_fixed(input wire clk, input wire d, output reg q1, output reg q2);
  always @(posedge clk) begin
    q1 <= d;
    q2 <= q1;  // q2 拿到 q1 的旧值：标准两级流水
  end
endmodule

改完重跑 verilator --lint-only -Wall n3_fixed.v，输出干净、exit code 0（见实验环境小节的 fix-lint.log）。

但并不是所有时序块里的 = 都是错。三种可以保留的场景：

  1. testbench 激励代码：initial / 时钟生成 / 激励驱动里的 = 不受 BLKSEQ 约束的本意约束（警告主要针对设计代码）。测试平台用 <= 驱动 DUT 输入反而可能引入不必要的拍延迟语义混淆，保持 = 即可。
  2. 块内纯临时变量：在 always 块里声明、先赋值后使用、不跨沿保存状态的临时量（SystemVerilog 的 automatic 变量或块内局部变量），用 = 计算中间表达式是标准写法，例如 tmp = a + b; q <= tmp;。注意纪律是「先算后用、不读出旧值」——一旦临时变量在赋值前被读，就又踩回竞争坑。
  3. 确认语义正确的存量代码：极少数设计故意利用阻塞赋值语义（罕见且应当重构）。此时用 /* verilator lint_off BLKSEQ */ 与 lint_on 包住该块局部关闭，并写注释说明为什么这里的 = 是有意的——让下一个读者不用重新推理一遍。

临时变量场景值得展开一层，因为它是时序块里 = 最常见、也最正当的用途。典型写法：

verilog
always @(posedge clk) begin
  tmp = a & b;    // 阻塞赋值：先算出本拍的中间结果
  q  <= tmp ^ c;  // 非阻塞赋值：把结果存进寄存器
end

为什么这里的 = 无害？三条性质同时成立：其一，tmp 在本拍内先写后读，文本顺序唯一确定了求值顺序，不存在「读到的是旧值还是新值」的歧义；其二，tmp 不跨时钟沿保存状态——它每个沿都被重新计算，没有人依赖它的「上一拍值」；其三，综合器会把 tmp 优化成 q 输入端的纯组合逻辑前馈，最终网表里根本没有这根寄存器。三条里任何一条破了（比如在 tmp = ... 之前先读了它，或者把它声明在模块级被别的块读），就又踩回 BLKSEQ 要拦的坑，这时把中间结果也改成 <= 并显式多打一拍，才是语义干净的做法。

赋值写法速查：

阻塞 = 与非阻塞 <= 使用场景速查

这张卡按「信号角色」分区：红色区（decision）是 BLKSEQ 的主战场——凡是 flops 输出一律 <=；组合块与 testbench 是 = 的合法领地；临时变量是有条件的灰区；最后一栏是确认有意时的处置流程。判断时只需要回答一个问题：这个信号要不要把值带到下一个时钟沿？要，就是寄存器语义，用 <=。

四、BLKSEQ 与竞争条件：同一枚硬币的两面 ​

单个 always 块内，BLKSEQ 的后果是「流水塌一级」这种确定性的语义偏差；一旦视野扩大到多个 always 块，阻塞赋值就会升级为更凶险的竞争条件（race condition）。Verilog 标准规定：同一仿真时刻被唤醒的多个 always 块，执行顺序由仿真器调度器决定，标准不保证任何次序。设想两个块——always @(posedge clk) q1 = d; 与 always @(posedge clk) q2 = q1; 分写在两处：若调度器先跑前者，q2 读到新值；先跑后者，q2 读到旧值。同一份代码换一家仿真器、甚至同一仿真器换个版本，结果都可能翻转，而这种差异不会以任何报错形式出现。

非阻塞赋值正是为斩断这种顺序依赖而生的：<= 统一规定「所有右值在本时刻结束时的 NBA 区域更新」，于是无论各 always 块谁先谁后执行，读到的永远是沿前的旧值，结果与调度顺序无关。所以 BLKSEQ 的深层定位是：它在单块场景下抓「语义塌级」，在多块场景下拦「潜在竞争」——两者共享同一个根因，即时序块里的赋值「立即生效」。这也是为什么说「时序块只写 <=」不只是风格约定，而是把一整类不确定性从设计里结构性消除的纪律。

五、预防与纪律 ​

  • 设计代码全量 -Wall 进 CI：verilator --lint-only -Wall 非零即失败，BLKSEQ 这类「警告即错误」的项从源头拦截。
  • 团队约定一句话：时序块只写 <=，组合块只写 =，临时变量先算后用——写代码时不需要每次重新判断。
  • 流水级数改动后跑一遍波形对拍：像本文这样用 iverilog + VCD 对比「改动前后 q2 是否仍晚 q1 一拍」，比肉眼读代码可靠得多。
  • 搭配 Verilator UNDRIVEN 信号未驱动 一起看：-Wall 下的驱动类与赋值类警告往往是同一个模块的连续剧。

实验环境 ​

  • 机器/系统：Linux x86_64 云主机 / Ubuntu 环境
  • 工具版本：Verilator 4.038 2020-07-11 rev v4.036-114-g0cd4a57ad；iverilog 11.0；Yosys 0.9（git sha1 1979e0b）
  • 日期：2026-10-26
  • 完整命令：
    • verilator --lint-only -Wall n3_bad.v（报 BLKSEQ，原文见 err-lint.log）
    • verilator --lint-only -Wall n3_fixed.v（干净通过，见 fix-lint.log）
    • iverilog -o n3_tb.vvp n3_tb.v n3_bad.v n3_fixed.v && vvp n3_tb.vvp（生成 n3_wave.vcd，波形对拍依据）

代码获取 ​

复现用三份源码（n3_bad.v 报错版、n3_fixed.v 修复版、n3_tb.v 双实例对照测试平台）、lint log 与真实波形 n3_wave.vcd 在公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/ts-verilator-blkseq-blocking-sequential。装好 Verilator 与 iverilog 后按实验环境小节的三条命令依次跑：先 lint 复现告警，再仿真生成 VCD，用任意波形查看器打开即可对照本文逐拍表。

这一篇在知识体系里的位置 ​

本篇是 EDA 排错系列 中 Verilator lint 警告节点的 FAQ 页，处理「时序块赋值方式」这一最经典的 Verilog 语义坑；同节点的信号驱动类问题见 Verilator UNDRIVEN 信号未驱动，开源工具链语法层报错见 iverilog syntax error near token。三篇合起来覆盖 -Wall 下最高频的三类警告处置。

一句话总结 ​

%Warning-BLKSEQ 的意思是「时序块里用了阻塞赋值，寄存器可能拿不到你预期的旧值」——两级流水塌一级就是它的典型后果；修复一律把寄存器赋值改成 <=，只有 testbench 激励、块内先算后用的临时变量、确认有意的存量代码三种场景可保留 =，改完用 lint 清零加 VCD 波形对拍双重确认，并把 -Wall 非零即失败固化进 CI 防回潮。