外延生长：在单晶硅衬底上长出晶向一致的新硅层（Epi 工艺）
更新时间：2026-09-25。在薄膜沉积一篇里我们看过，CVD 长出来的通常是非晶硅或多晶硅——原子随机堆垛，没有长程晶格秩序。本篇讲一个特例：让含硅气体在单晶硅衬底上反应，沉积出的新硅层原子一个个「接」在衬底晶格上，长成与衬底同晶向、同晶格的完整单晶。这就是外延生长（epitaxy，简称 epi）。它既是从沙子到硅片拉晶之后的第二块「完美硅晶体」来源，也是先进 CMOS 源漏工程与CMOS 制造流程中不可替代的一环。
本文要回答的问题
- 外延层和衬底都是单晶硅，凭什么说它是「长出来的新层」而不是衬底的一部分？同质外延和异质外延差在哪？
- CVD 外延炉里到底发生什么反应？三氯氢硅和硅烷两条路线为什么温度差出一两百度？
- 外延层的电阻率怎样调？什么是自掺杂、什么是原位外掺杂，为什么两者的界面控制能决定功率器件的耐压？
- 选择性外延 SEG 为什么只在硅窗口里长、不在氧化硅上长？「抬升源漏」抬的是什么？
- SiGe、SiC 应变外延凭什么给沟道施加应力？外延缺陷堆垛层错、滑移线从哪来？外延层和 SOI 又是什么关系？
一、什么是外延：让晶格穿过界面继续生长
外延（epitaxy）一词来自希腊语 epi（在……之上）+ taxis（排列），核心含义是在单晶衬底上沉积一层原子排列受衬底晶格「指挥」的晶体层。新层与衬底之间不是两张晶体贴在一起，而是晶格连续地穿过界面：界面处的原子键一根根对上，新层自动继承衬底的晶向（如 (100)）、晶格常数和晶体学取向。
外延分两大类：
- 同质外延（homoepitaxy）：外延层与衬底同一种材料。硅上长硅，记作 Si/Si。材料相同、晶格天然匹配，可以长出零失配应力的厚层；
- 异质外延（heteroepitaxy）：外延层与衬底材料不同。硅上长 SiGe、SiC，蓝宝石上长 GaN 都属此类。两种材料晶格常数不同，薄层靠弹性应变「迁就」衬底，超过临界厚度则产生失配位错。
既然都是硅，为什么还要费力气在硅片上再长一层硅？答案在掺杂可以重新设计。直拉单晶整根掺杂均匀，而外延层允许在衬底之上「另起炉灶」：衬底可以重掺求低电阻、求机械强度，外延层则轻掺求高击穿电压；还可以在外延层里造出陡峭到近乎阶跃的掺杂界面，这是体单晶扩散做不出来的剖面。功率 MOSFET、IGBT 普遍在重掺 p+ 或 n+ 衬底上长一层几微米到上百微米的轻掺外延层来承受反偏高压，SiC/GaN 宽禁带器件同样大量使用同质外延来定义漂移区。先进逻辑工艺则反过来，在已经造了一半的晶圆上局部长几十纳米的外延层来改造源漏。
外延与普通 CVD 多晶硅的差别也就在「底物」：同样是硅烷分解，落在非晶氧化硅上得到多晶或非晶硅，落在干净的单晶硅窗口上、且温度够高让吸附原子有表面迁移能力，原子就会找到晶格台阶位（step site）规规矩矩地排列，得到单晶外延层。这层「底物晶种」决定产物晶体形态的机制，贯穿后面所有工艺。
二、CVD 外延设备与化学反应：两条温度路线
硅外延本质上是一种热壁或冷壁 CVD，但设备规格高得多：全程在高纯氢气气氛下进行，对反应腔金属污染、水汽含量的要求是全厂最严的一档，因为外延层是要直接做器件有源区的完美晶体。
典型设备按反应器形态分三类：卧式水平反应腔（扁石英管，硅片平放在石墨基座上，气体水平流过）、立式圆盘反应腔（硅片单片或小批次放在可旋转的吸盘上，气体垂直向下喷淋，均匀性最好，先进工艺主流）、以及桶式基座反应腔（辐射加热的多片桶，历史上用于厚外延）。基座由高纯石墨外涂 SiC 制成，靠基座下方的射频感应线圈或红外灯加热到上千摄氏度，石英腔壁本身保持较冷——冷壁设计让反应只在灼热的硅片表面发生，减少气相中提前成核产生颗粒。
硅源主要有两条技术路线，反应都以高纯 H₂ 作载气和还原剂：
- 三氯氢硅（SiHCl₃，TCS）高温路线：主流厚外延工艺，衬底温度约 1100~1200℃，反应写作 SiHCl₃ + H₂ → Si + 3HCl。含氯体系的两大好处是生长速率高（典型 0.5~2μm/min 以上）、且氯对硅有轻微刻蚀作用，能抑制氧化硅窗口上的成核——这恰好是后面选择性外延的化学基础；
- 硅烷（SiH₄）低温路线：热分解反应 SiH₄ → Si + 2H₂，不需还原，温度可降到约 950~1050℃，减压外延甚至更低。温度低意味着杂质扩散小、自掺杂轻，适合薄层和对热预算敏感的先进工艺；缺点是硅烷不含氯、选择比差，且容易气相成核产生颗粒，因此 SEG 一般用二氯二氢硅（SiH₂Cl₂，DCS）这类含氯源在约 1000~1100℃ 做折中。
| 硅源 | 典型温度 | 载气/反应特点 | 典型生长速率 | 主要用途 |
|---|---|---|---|---|
| SiHCl₃（TCS） | 1100~1200℃ | H₂ 还原，含氯、选择比好 | 0.5~2μm/min | 功率器件厚外延 |
| SiH₂Cl₂（DCS） | 1000~1100℃ | 含氯、温度适中 | 50~200nm/min | 选择性外延 SEG |
| SiH₄（硅烷） | 950~1050℃ | 直接热分解，无氯 | 10~100nm/min | 薄层、低温外延 |
外延前的衬底清洗与原位气相刻蚀同样关键：先做 RCA 湿法清洗去除颗粒和金属，进腔后在约 1100℃ H₂ 中烘烤（hydrogen bake）数分钟，靠氢气还原去掉表面几纳米厚的自然氧化层，并把表面微微整平。这层自然氧化层若残留，会成为晶格延续的「阻断墙」，长出来的就是多晶而非单晶——外延成败，一半在洁净。
三、电阻率从哪来：原位掺杂、自掺杂与界面陡度
外延层的电学性质靠**原位掺杂（in-situ doping）**实现：在主反应气体里按精确比例掺入稀释到极低浓度的磷烷 PH₃（n 型）、砷烷 AsH₃（n 型）或乙硼烷 B₂H₆（p 型）。掺杂分子与硅源同步在表面分解，杂质原子一边长一边进入替位晶格，整个生长过程即完成掺杂，不需要后续离子注入与退火。调节掺杂气与硅源的流量比，外延层电阻率可控制在约 0.005~100Ω·cm 的极宽范围，整片均匀性可做到几个百分点以内。
但高温带来一个绕不开的麻烦：自掺杂（autodoping）。重掺衬底里的杂质会在高温下从硅片背面、边缘和前表面挥发进入气相，又重新掺入正在生长的外延层；固相中的杂质也会直接向外延层外扩散。结果是外延层界面处的实际浓度由气体流量（外掺杂）和衬底反吐（自掺杂）共同决定，界面拖出一条「尾巴」而不是设计想要的陡峭台阶。自掺杂以砷最严重、磷次之、硼较轻。
工程上的压制手段组合使用：
- 背面封层（backseal）：用氧化硅或氮化硅盖住硅片背面，堵住杂质挥发的最大来源；
- 预烘烤与低压生长：先在 H₂ 中高温短烘把表面易挥发杂质赶掉，再降压降低气相杂质分压；
- 降低生长温度、采用硅烷/DCS 路线，从源头减弱挥发；
- 先长一层薄的本征缓冲层「盖住」衬底，再开始正式掺杂生长。
界面陡度为什么值得这么兴师动众？以 n+ 衬底上的 n- 漂移区为例：耐压由轻掺层的浓度与厚度决定，若自掺杂让界面附近浓度抬高，等于有效漂移层变薄，击穿电压直接掉档；反之先进逻辑里的陡峭外延层则用于制造突变结、抑制短沟道效应。可以说外延工艺卖的不只是「单晶层」，更是一张可以自由设计、且过渡区能做到几十纳米以内的纵向掺杂剖面图。
给一组量级感受：功率器件常用的 600V 级 MOSFET，漂移区外延厚度约 40~60μm、电阻率做到 1~5Ω·cm，而衬底本身电阻率只有约 0.005~0.02Ω·cm，两侧相差三个数量级，靠的就是界面处把自掺杂尾巴压住。厚度方向也要留余量：除了设计的有效厚度，还要扣除界面过渡区和后续工艺中消耗的几微米，太薄则耐压不足，太厚则导通电阻上升、发热增加。电阻率、厚度、界面陡度三个数字从来是捆在一起核算的。
四、选择性外延 SEG 与抬升源漏
如果衬底表面事先做了图案：一部分是单晶硅窗口，其余被 SiO₂ 或 Si₃N₄ 盖住，外延会怎样？采用含氯源（DCS 或 TCS）并配合 HCl 刻蚀气氛时，可以做到只在裸硅窗口里长单晶，在氧化硅/氮化硅上不成核、不留膜，这就是选择性外延生长（SEG，Selective Epitaxial Growth）。选择比来自一条动态平衡：硅在绝缘介质上成核本就困难（没有晶格台阶可以接续），而 HCl 会持续刻蚀掉侥幸成核的小硅岛；在单晶硅窗口上，原子并入晶格的生长速度跑赢刻蚀，净生长为正。此消彼长，窗口里越积越高，介质上始终干净。
SEG 在先进 CMOS 里的头号应用是抬升源漏（raised S/D，elevated S/D）。源漏结越来越浅（先进节点只有十几到几十纳米），后续造接触孔、做硅化物时稍不注意就会把浅薄的结区咬穿，接触电阻和结漏电都难办。办法是以侧墙和绝缘层为掩模，在源漏硅窗口里选择性外延长出一块抬高的单晶硅「垫」，结深仍可保持很浅，但可供接触和硅化的硅体厚度凭空多出一二十纳米。在 CMOS 制造流程的源漏工程中，SEG 已经与离子注入、退火并列为主线工序。
SEG 的窗口形状还会衍生出有用的形貌自由度：让外延沿各个晶面的生长速率差发挥作用，可以长出带小面（facet）的形貌；嵌入式外延则先在源漏位置刻出凹槽（recess），再在槽里 SEG 填入与硅晶格不同的材料——这正是下一节应变工程的入口。
五、SiGe/SiC 应变外延：把应力种进沟道
硅锗（SiGe）的晶格常数比硅大（纯 Ge 大约 4%），碳化硅（这里指替位式 Si:C，碳含量约 1~2%）的晶格常数比硅小。把它们以 SEG 方式填进源漏凹槽里，薄层在临界厚度以内会以弹性应变迁就硅衬底：凹槽里的 SiGe 想膨胀却被周围硅体束缚，就对相邻沟道施加纵向压应力；Si:C 想收缩，则施加拉应力。
应力的用处在于硅的能带与迁移率：沿沟道方向的单轴压应力显著提升空穴迁移率（可提升 30% 以上），单轴拉应力提升电子迁移率。于是业界在 PMOS 源漏凹槽里填 SiGe（锗含量典型 20~35%）、在 NMOS 源漏里填 Si:C，两侧源漏变成一对把沟道「夹紧」或「拉开」的应力器，晶体管不改版图、只改材料就跑得更快。这是 90nm 到 FinFET 各代节点迁移率工程的标配，与高 K 金属栅、FinFET 立体结构并称延续摩尔定律的三大材料手段。
| 外延材料 | 晶格相对硅 | 沟道应力 | 受益器件 | 典型位置 |
|---|---|---|---|---|
| Si | 相同 | 无 | — | 普通抬升源漏 |
| SiGe（Ge 20~35%） | 更大，受压 | 沟道压应力 | PMOS（空穴） | 源漏凹槽嵌入 |
| Si:C（C 1~2%） | 更小，受拉 | 沟道拉应力 | NMOS（电子） | 源漏凹槽嵌入 |
应力并非可以无限加码：Ge 含量越高、层越厚，弹性能越大，超过材料的临界厚度就以失配位错的形式释放，应力消失还留下缺陷。所以组分、凹槽尺寸、生长温度必须联合设计，让应变层恰好「绷而不断」。
六、外延缺陷、滑移与 SOI 的关系
再讲究的外延也长不出绝对完美的晶体，典型缺陷有三类：
- 堆垛层错（stacking fault）：原子层在堆叠顺序上错排一层，在 (111) 面上常表现为从衬底界面发端的特定几何图案（其形状与晶向有固定几何关系）。起因多是衬底表面的残留氧化斑、划痕、金属污染或有害杂质析出——衬底表面每一处缺陷，都会被外延层「继承放大」；
- 失配位错（misfit dislocation）：异质外延层超过临界厚度后，应变通过在界面产生位错线释放，SiGe 高 Ge 含量工艺的主要风险；
- 滑移（slip）与翘曲：外延高温下硅片处于软状态，基座接触温差、升降温过快产生的热应力超过屈服强度，晶格沿 (111) 面整体滑移，留下宏观滑移线并造成片内形变。大直径硅片对此尤其敏感，靠多温区控温、缓慢升降温和基座平整度管控。
缺陷的检测也自成体系：用择优化学腐蚀（如 Schimmel、Wright 腐蚀液）把缺陷点腐蚀成可在显微镜下计数的蚀坑，报告单位面积缺陷密度；X 射线衍射测异质层的应变与组分；整片翘曲用几何测量。现代量产外延要求堆垛层错等致命缺陷密度低到每片可数甚至为零。
最后厘清外延与 **SOI（Silicon-On-Insulator，绝缘层上硅）**的关系，两者常被混为一谈。SOI 衬底是一种三层结构——底层硅、中间埋氧层 BOX、顶部一层薄单晶硅——而顶部那层器件硅，主流制备方法恰恰是外延与键合的组合：Smart Cut 工艺先在一片硅片热氧化后注氢形成剥离层，与另一片氧化硅片键合，沿氢层劈开后，得到的表面还要经过外延级别的平整处理和必要的外延增厚。也就是说，外延是「在硅上长硅」的沉积手段，SOI 是「硅片内部带埋氧」的衬底结构；SOI 的制造借用了外延思想，但在 SOI 顶硅上做器件时照样可以再做 SEG 外延，两者是正交关系。SOI 用埋氧彻底隔断器件与衬底之间的漏电与闩锁通路，而外延提供顶硅之上继续造完美晶体与应变源漏的能力。
这一篇在知识体系里的位置
- 想理解外延为什么是「特殊的 CVD」、以及普通 CVD/PVD/ALD 的通用对比 → 薄膜沉积：CVD/PVD/ALD；
- 想看外延层做完后，掺杂还可以用什么手段进一步精修 → 离子注入与退火激活；
- 想看 SEG 抬升源漏在整条晶体管流水线中的位置 → CMOS 前端制造全流程；
- 想看 SiGe 应变怎样演进到 FinFET/GAA，或宽禁带材料的同质外延漂移区 → FinFET 与 GAA、SiC/GaN 宽禁带半导体；
- 想回到晶体生长的源头 → 从沙子到硅片：晶圆制造与拉晶。
总结
外延生长就是在洁净的单晶硅衬底上，让 SiHCl₃ 或 SiH₄ 在约 950~1200℃ 的氢气气氛中反应，使新硅原子逐个接续衬底晶格、长出晶向一致的单晶新层；靠原位通入 PH₃/B₂H₆ 可把电阻率精确控制在约 0.005~100Ω·cm，并用背面封层、低压和低温工艺压制衬底反吐造成的自掺杂、做出陡峭掺杂界面；含氯气体加 HCl 实现选择性外延 SEG，用于抬升浅薄源漏和填凹槽，而凹槽里的 SiGe/SiC 以弹性应变给 PMOS/NMOS 沟道施加压应力或拉应力、抬升迁移率；堆垛层错、失配位错和热滑移是主要敌人，外延与 SOI 则是「长硅的工艺」与「带埋氧的衬底结构」两层正交的概念。