WARNING: [Synth 8-324] index out of range 排查：位选越界为什么会静默改掉电路

更新时间：2026-11-08。本篇属于 FPGA 入门排错线，讲 Vivado 综合阶段位选下标超出向量声明范围的一类警告。它和 Vivado [Synth 8-327] 推断锁存器排查 同属「只警告、不中断」却会悄悄改变电路的综合警告簇，位宽不匹配类的相邻问题见 Vivado 位宽与类型不匹配排查。

首屏答案：WARNING: [Synth 8-324] index 5 out of range 的意思是——你在一个只声明了 [3:0] 的 4 位向量上读了第 5 位，这个下标在硬件里根本不存在。Vivado 综合器不报错、不中断，exit 仍是 0，但它不会替你补上一位，而是把越界位选直接当成常量处理：本例中它被常量 0 替换，随后整个输入总线被判为悬空（8-3331）、常量向寄存器传播（8-3333）、寄存器因无用被删除（8-3332），最终网表里只剩一个输出缓冲，你写的时序逻辑整段消失。修法先问意图：本意是读最高位就把下标改回声明范围内（a[5] 改 a[3]），本意真的需要第 5 位就把向量声明加宽；复验不能只看「综合成功」，要确认 8-324 消失且 FDRE 触发器重新出现在 Cell Usage 里。

本文要回答的问题

• [Synth 8-324] 警告里的 index 和行号分别对应代码里的什么写法？
• 既然语法合法、综合也 exit=0，越界位选在综合器内部被翻译成了什么？
• 8-324 后面为什么总跟着一串 8-3331、8-3333、8-3332，它们之间是什么因果关系？
• 同样的越界访问，仿真器和综合器的处理为什么不一样？「仿真过、上板挂」从哪来？
• 修下标和扩位宽两条路各适用于什么意图，复验时要看哪几个锚点？

先给一张警告分诊全景，本篇后面的章节就是沿着这张漏斗逐层展开的：从综合结束时满眼的 10 条警告，一路收敛到第 9 行那一个越界下标。

读这张漏斗抓住一个方向：悬空端口、常量传播、寄存器删除都只是下游症状，真正要动手的只有最底层那一条 8-324。反过来也成立——如果只盯着 8-3331 去给输入端口加 tie-off，等于给一具已经死掉的电路包扎，根因仍然留在代码里。

一、现象：综合成功，电路却已经失效

最小复现是一个时钟沿采样的寄存器。range_bad.v 声明输入 a 为 4 位向量 [3:0]，却在 always 块里读它的第 5 位：

// range_bad.v
module range_bad (
    input  wire       clk,
    input  wire [3:0] a,
    output reg        y
);
    always @(posedge clk) begin
        y <= a[5];   // a 只有 [3:0]，下标 5 超出声明范围
    end
endmodule

用 vivado.bat -mode batch -source v4_err.tcl 跑综合，Tcl 只有 read_verilog range_bad.v 和 synth_design -top range_bad -part xc7a35tcpg236-1 两行。综合全程没有中断，结尾是 completed successfully，但日志中段埋着一条定位精确的警告和四条连锁警告：

读这段输出抓三个要点。第一，8-638 和 8-256 说明模块 range_bad 的语法解析与细化都通过了——8-324 不是语法错误，a[5] 这种写法在 Verilog 语言层面合法，编译器没有理由拒绝它。第二，8-324 把位置钉到了 range_bad.v:9，正是 y <= a[5]; 那一行，消息里的 index 5 就是越界下标。第三，警告刚落，紧接着四条 8-3331 依次点名 a[3]、a[2]、a[1]、a[0] 全部 unconnected——一个 4 位输入端口，四位全都没接进任何逻辑。

如果日志翻到这里就停下，你可能以为只是「有个输入没用到」的小问题。继续往下看优化阶段，真正的后果才暴露出来，两条消息把电路的死亡过程记录得清清楚楚：

INFO: [Synth 8-3333] propagating constant 0 across sequential element (y_reg)
WARNING: [Synth 8-3332] Sequential element (y_reg) is unused and will be removed from module range_bad.

再看结尾的 Cell Usage 表，整个模块综合完只剩一个单元：OBUF 1。没有 FDRE 触发器，没有 IBUF 输入缓冲——你写的那个时钟沿寄存器在网表里已经不存在了，输出 y 被一个常量 0 直接驱动。总结行写着 0 errors, 0 critical warnings and 10 warnings，流程体面收场，电路静默失效。这正是 Vivado [Synth 8-324] 比硬报错更危险的地方：它不给你失败的机会，只给你一个看似无害的 WARNING。

二、机理：越界位选在综合器眼里是什么

要理解这条连锁反应，先区分 Verilog 语言规则和硬件综合规则。按 IEEE 1364 的定义，对向量做越界位选时，越界的那一位在仿真中读出的是 x（未知态）——仿真器可以用一个四值逻辑变量表示「不存在」，所以 xsim 这类仿真器遇到 a[5] 不会报错，只会让 y 在时钟沿采到 x。但综合器面对的是真实硅片：xc7a35t 里没有任何一根物理连线对应「a 的第 5 位」，硬件无法表示 x，它只能给这个不存在的表达式一个确定的硬件解释。

Vivado 的选择是把越界位选当作常量处理，本例中等价于常量 0。从这一步开始，后面的优化全是标准的常量传播与死逻辑消除，链条可以一步步推演：

日志信号	阶段动作	电路层面的含义
8-324	位选 a[5] 越界，替换为常量	赋值右端与输入 a 脱钩
8-3331 ×4	a[3:0] 没有任何消费点	整个输入端口悬空，IBUF 被优化掉
8-3333	常量 0 传播进 y_reg 的 D 端	触发器输入固化，时钟沿失去意义
8-3332	y_reg 无用，整体删除	时序逻辑消失，输出被 tie 成常量
Cell Usage	只剩 OBUF 1	网表与源码意图完全不符

这张表里最值得记住的是因果方向：8-324 是因，8-3331/8-3333/8-3332 是果。很多人排查时按警告编号顺序逐条处理，看到 unconnected port 就去补端口连接，看到 register removed 还以为是综合器「过度优化」，方向恰好反了。同类「信号被优化没了」的现象与通用排查思路见 Vivado 信号被综合优化消失排查，而本例的特殊之处在于凶手不是约束或悬空，而是一个越界下标。

同一条语言规则还解释了「仿真通过、上板失效」的分叉。仿真里 a[5] 给 x，testbench 如果没仔细检查 y 的取值，x 混在波形里很容易被略过；上板后综合网表里 y 是钉死的常量 0，无论 a 怎么变、时钟怎么跳，输出纹丝不动。仿真语义和综合语义在越界点上就此分道扬镳，这类不一致的典型表现与排查纪律见 仿真通过但上板失败的常见原因。除了本例的常量位选，可变下标 a[idx] 里 idx 算出来越界、对 memory 数组做越界读写、part-select 部分选择跨出声明边界，踩的都是同一条规则，只是警告消息的细节略有不同。

三、定位：从警告行号追到失效链路

拿到一份带 8-324 的综合日志，标准定位动作是一条单向收敛链：先让警告自己报出的文件行号带路，再用声明位宽核对下标，最后顺着优化消息确认电路受害范围。下图颜色按角色区分：红是根因入口，蓝是排查动作，橙是修复动作，绿是复验闭环，紫是防复发沉淀。

读这张图抓住一个关键判断点：check 这一步不是机械比对数字，而是要回答「设计者本来想读哪一位」。下标 5 落在 [3:0] 之外有两种可能——手滑写错下标（本意是最高位 a[3]），或者位宽声明小了（本意确实需要第 5 位）。两种意图对应两条修复分支，走错分支会把警告消掉却把功能改错。工程里快速核对的办法是看端口在设计上层的连接：如果上游驱动本来就是 4 位，多半是下标笔误；如果上游数据天然超过 4 位，则是声明位宽不足。

排查时还有两个实用技巧。其一，批处理日志可以直接 grep -E "Synth 8-(324|3331|3332|3333)" vivado.log，把这条因果链上的消息一次性捞出来，不用在几百行 INFO 里翻。其二，看到 8-3331 与 8-3332 成对出现时要条件反射地回头找 8-324 或位宽不匹配——悬空端口加寄存器被删的组合，几乎总有一个更上游的根因，独立处理症状只会引入 tie-off 这类无用补丁。

四、修复：改下标还是扩位宽

本例的设计意图是采样输入向量的最高位，上游 a 就是 4 位，因此走「改回合法位选」分支。range_fixed.v 只动一个字符，把 a[5] 改成声明范围内的最高位 a[3]：

// range_fixed.v
module range_fixed (
    input  wire       clk,
    input  wire [3:0] a,
    output reg        y
);
    always @(posedge clk) begin
        y <= a[3];   // 下标收回声明范围，位选有真实物理位对应
    end
endmodule

另一条分支适用于「下标没写错，是向量声明窄了」的场景：如果协议规定数据位就是 [5:0]，正确修法是加宽声明而不是改下标，例如把端口写成 input wire [5:0] a，让 a[5] 成为合法位选，同时上层连接与 XDC 管脚约束都要跟着补齐到 6 位。两条路的判断标准只有一个——让代码里的每个下标都能在声明范围里找到对应位，而不是谁改动小选谁。

对于参数化工程，更彻底的写法是让下标和位宽用同一个 parameter 推导，从源头杜绝「改了位宽忘了改下标」：

parameter integer WIDTH = 4;
input  wire [WIDTH-1:0] a;
// 访问最高位统一写 a[WIDTH-1]，位宽调整时下标自动跟随

可变下标的场景再多一道保险：a[idx] 中的 idx 来自计数器或组合运算时，先在赋值前做边界判断，越界时落到默认值或显式报错分支，不要让 idx 裸奔进位选。开源工具链可以在提交前就拦住这类问题：Verilator 的 SELRANGE lint 规则专门检查位选越界，用法见 Verilator 位选越界警告排查；Icarus Verilog 对同类写法的告警口径见 iverilog 位选越界排查，两者与 Vivado 形成提交前和综合前的双道防线。

五、验证：警告消失与触发器回到网表

修好后用 v4_fix.tcl 重跑同一流程（末尾多一条 report_utilization 留资源报告）。这次日志里 8-324 彻底消失，总结行变为 0 errors, 0 critical warnings and 6 warnings，残余的 6 条警告全是 8-3331：

这段输出有三个验证锚点，逐一对应坏版的三个死状。第一，Cell Usage 从孤零零的 OBUF 1 变成 BUFG 1、FDRE 1、IBUF 2、OBUF 1——FDRE 就是你写的那个时钟沿触发器综合后的真身，IBUF 回到 2 个说明 clk 和 a[3] 都真正接进了器件管脚。第二，utilization 报告里 Slice Registers 为 1、Register as Flip Flop 为 1、Register as Latch 为 0，时序逻辑以触发器形态落地，资源报告的读法基础见 Vivado 资源利用率报告怎么看。第三，8-3333 常量传播和 8-3332 寄存器删除两条消息都不再出现，说明 y_reg 的 D 端接的是真实信号而非常量。

修复前后的网表差异整理成下表，所有数字均来自本次两次综合的真机日志：

核对项	坏版 range_bad（a[5]）	修复版 range_fixed（a[3]）
Synth 8-324	1 条，指向第 9 行	0 条
警告总数	10 条	6 条（全为 8-3331）
8-3333 常量传播	有，constant 0 进 y_reg	无
8-3332 寄存器删除	有，y_reg 被移除	无
Cell Usage	仅 OBUF ×1	BUFG ×1、FDRE ×1、IBUF ×2、OBUF ×1
Slice Registers	0	1（Flip Flop）

残余 6 条 8-3331 要心里有数：修复版只读 a[3]，a[2:0] 三位确实没有消费点，每条在综合与优化两个阶段各报一次，合计 6 条——这是代码的真实状态，不是新问题。如果这三位后续也不会用，可以在端口处显式 tie-off 或在上层不连接，让警告变成有意为之；如果它们本该被用到，那说明设计还缺逻辑，这条警告反而成了提醒。判断原则是「每条警告都要能解释」，而不是追求数字为零。

六、预防清单

• 下标与位宽同一个参数推导：用 parameter WIDTH 加 [WIDTH-1:0] 声明，最高位访问统一写 a[WIDTH-1]，位宽调整时下标自动跟随，消灭手改不同步。
• 可变下标先判边界：a[idx] 前加 idx 与 WIDTH-1 的比较，越界走默认值分支，不让计数器溢出值直接进位选。
• lint 前置拦截：提交前跑 Verilator 的 SELRANGE 规则，开源仿真用 iverilog 对照，把越界访问挡在 Vivado 综合之前，两套工具的告警语义不同，交叉跑最稳。
• 警告组合当信号看：8-3331 悬空与 8-3332 寄存器删除成对出现时，先 grep 8-324 和位宽不匹配，根因在上游，不要逐条给症状打补丁。
• 综合日志进 CI 红线：批处理脚本里 grep Synth 8-324 命中即判失败，同时机检 N Warnings 总数的变化，警告数无故上涨必须人工确认，不靠人眼翻日志。
• 复验看网表不看 exit code：综合 exit=0 只代表流程跑完，必须核对 Cell Usage 与 utilization 报告里触发器、输入缓冲是否符合设计意图，这是发现「静默改电路」的最后一道关。

实验环境

• 机器/系统：Windows（64 位）
• 工具版本：Vivado 2017.4（SW Build 2086221，synth_design 批处理）
• 器件：xc7a35tcpg236-1
• 日期：2026-11-08
• 完整命令：vivado.bat -mode batch -source v4_err.tcl（报错复现，Tcl 内容为 read_verilog range_bad.v + synth_design -top range_bad -part xc7a35tcpg236-1）；vivado.bat -mode batch -source v4_fix.tcl（修复复现，range_fixed.v 同流程并追加 report_utilization）

代码获取：完整复现工程（range_bad.v / range_fixed.v / 两份综合 Tcl / README，以及两份实测综合日志）在公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/vivado-index-out-of-range，装好 Vivado 2017.4（或任意含 synth_design 的版本）后按 README 跑两组批处理命令即可复现警告、连锁优化与修复后的网表差异。

这一篇在知识体系里的位置

本篇是 FPGA 入门排错线中 Vivado 综合警告簇的一员，从真机综合日志出发讲「位选越界 → 常量替换 → 死逻辑消除」的静默失效链。同簇相邻问题：组合逻辑分支不全导致推断锁存器的见 Synth 8-327 推断锁存器排查，信号被综合器优化删除的通用排查见 Vivado 信号被综合优化消失排查，位宽与符号类型不匹配见 Vivado 位宽与类型不匹配排查；仿真与综合语义分叉的系统性讨论见 仿真通过但上板失败的常见原因，资源报告读法见 Vivado 资源利用率报告怎么看；开源工具侧的两道前置防线见 Verilator 位选越界警告排查 与 iverilog 位选越界排查。

总结

WARNING: [Synth 8-324] index out of range 是综合器发现位选或数组下标超出信号声明范围时给出的警告——实测在 Vivado 2017.4 下它不中断综合、exit 仍为 0，但越界位选会被替换为常量，继而触发 8-3331 端口悬空、8-3333 常量传播、8-3332 寄存器删除三连优化，最终网表里触发器整段消失、输出被钉成常量，而仿真器对同一越界访问给出的是 x，语义分叉正是「仿真过、上板挂」的典型来源；修法按意图二选一：下标笔误就改回声明范围内的合法位选，声明位宽不足就加宽向量，参数化工程用 WIDTH-1 让下标随位宽自动跟随；复验不能只看综合成功，要确认 8-324 消失、8-3333/8-3332 不再出现、FDRE 与 IBUF 重新回到 Cell Usage，并把 8-324 的 grep 检查和 Verilator SELRANGE lint 写进提交红线。