FPGA 专家 39：板级 SI/PI——高速 FPGA 板的隐形地基
本文是
fpga/专家层第 42 篇。SI 入门（阻抗/端接/等长直觉）见 进阶 41，收发器通道与 IBIS-AMI 见 专家 26，功耗数字来源见 专家 23。
一、SI：阻抗连续 + 端接 + 回流
源端 ──受控阻抗线(100Ω差分)──► 过孔/连接器(突变点) ──► 接收端(ODT)
等长/绕线在预算内 回流平面必须连续、地孔护送
反射：任何 ΔZ → 回波；串扰：平行耦合+回流绕行；两者都在布局布线期定型- 叠层先行：线宽/介质/Dk 决定阻抗，参考平面完整；
- DDR：按字节组 DQ↔DQS、地址命令↔CK 分组等长，ODT/RTT 阻值按时序预算仿真选；
- 换层必打 stitching 地孔，不跨分割。
二、PI：用目标阻抗管全频段
高频 ◄── 片上/封装电容 ──► 板上小陶瓷(SRF高) ──► 体电容 ──► VRM ──► 低频
安装电感决定有效频段；电容近管脚、短过孔；电源/地层紧邻成平面电容
验收：全频段 Z < Ztarget（=纹波容限/瞬态电流）| 层级 | 管的频段 | 关键 |
|---|---|---|
| VRM | DC~数百 kHz | 负载阶跃响应 |
| 体电容 | 中低频 | 大容值 |
| 陶瓷去耦（多档容值） | 中高频 | ESL/安装电感、贴 BGA 背面 |
| 封装/片上 | 最高频 | 芯片自带，靠板级网络兜底 |
三、FPGA 与硬件的交付接口
- FPGA 侧给：XPE 功耗与瞬态（含收发器 lane 数）、电平/Bank、DDR 速率、时钟；
- 硬件侧给：叠层/阻抗、去耦布局、关键线 S 参数；
- 联合：DDR 后仿真、SerDes 通道预算、pinout 同源冻结。
四、实测闭环
TDR/VNA 验证阻抗与通道；短地弹簧探头测纹波与负载阶跃；近场/EMI 扫描；IBERT 眼图误码把电源噪声、SI 裕量、链路 BER 串成因果链验收。
五、传输线与端接实战：从阻抗控制到返回路径
信号完整性（SI）问题的本质，是当信号上升/下降时间短到与互连传播延迟可比时，导线不再是“等电位的线”，而表现为传输线：信号以波的形式在介质中传播，遇到阻抗不连续就反射，反射叠加造成过冲、下冲、振铃和误采样。FPGA 板上，DDR、LVDS、高速收发器的参考时钟、并行高速总线都在这个范畴。判断要不要按传输线处理有个实用经验：当走线单向传播延迟超过上升/下降时间的约五分之一时，就必须考虑端接和阻抗控制——现代器件边沿常在几十到几百皮秒，意味着即使几厘米的 FR-40 走线（约 6~7ps/mm）也早已跨过门槛。
特征阻抗由物理结构决定：微带线（外层，参考一个平面）约 50Ω 差分 100Ω、带状线（内层夹在两平面间）阻抗更低且受屏蔽更好，阻抗由线宽、介质厚度/介电常数、铜厚、阻焊等决定，需要板厂按层叠参数计算并在制板时做 TDR 验证。FPGA 工程师要理解的是约束逻辑：为什么要给板厂“单端 50Ω、差分 100Ω、DDR 地址/命令按某 Ω”这类明确要求，为什么差分对要做等长（对内偏斜控制在几 mil 级）、同组总线要等长（按字节组、按时钟关系分组，不是全板等长）。
端接是为了吸收波、消灭反射。源端串联端接（驱动端串电阻，使源阻抗 + 电阻 ≈ 走线阻抗）是最常用、省功耗的方式，适合一点对一点；远端并联端接（接收端并电阻到地或分压终端）适合多分支和高速存储器总线（DDR 的 ODT 即片上终端，VTT 端接用于地址/命令）；差分信号靠两端匹配（100Ω 跨接或片上终端）。端接位置很关键：越靠近阻抗不连续点越好，桩线（stub，包括过孔残桩 via stub）越短越好——高速串行口常要求背钻（back-drill）去掉过孔残桩，或用盲埋孔，因为残桩构成支路反射并在某频率形成谐振。FPGA 选型和管脚分配阶段就要考虑：哪些 bank 支持 OCT/ODT、参考电压引脚怎么供、端接电阻放在哪一面、测试点会不会形成桩线。
返回路径是 SI 里最容易被忽视、却最致命的一环。高频回流走最小电感路径，即紧贴信号走线下方参考平面上的镜像路径；一旦信号换层穿过过孔、跨越地/电源分割缝、在连接器处参考平面中断，回流被迫绕行，回路面积骤增：结果不仅是阻抗不连续和反射，还把这根线变成辐射天线、同时对邻近线耦合噪声。设计纪律：高速信号旁边永远有完整连续的参考平面（地优先，电源平面也可作交流参考但要确认旁路）；换参考层时在过孔旁放地过孔（stitching via）给回流提供通道；绝不让高速线跨越平面分割或沟缝；连接器为高速差分对分配相邻地针形成“地—信号对—地”的结构。SI 仿真报告里要看的除了阻抗和眼图，还包括返回路径密度图——很多“仿真过了、实测辐射超标”的板子问题就在回流。
**串扰（crosstalk）**是相邻线之间通过互容和互感的耦合，分近端（NEXT）和远端（FEXT）。控制手段：3W/5W 间距规则（线中心间距为线宽 3~5 倍）、高速线之间插入地线（guard trace，需打地过孔才有效，否则形同虚设）、关键信号远离板边和连接器、攻击线（高翻转、强驱动）远离受害线（时钟、模拟、复位）。FPGA 侧的配合是合理约束驱动强度和翻转率（slew rate）——不是越强越快越好，能用弱驱动、慢边沿满足时序就别开最大档，这同时改善 SI、EMI 和同步开关噪声。
六、PI 与 PDN：目标阻抗法和去耦网络的频段分工
电源完整性（PI）回答三个问题：芯片在各种工作状态下，供电端电压是否始终落在数据手册窗口内；电源分配网络（PDN）能否提供瞬态大电流而不产生不可接受的压降（ΔV=Z·ΔI）；各级噪声会不会通过公共电源耦合进敏感电路。PI 工程的主流语言是目标阻抗（target impedance）。
目标阻抗法的思路：允许纹波一般取核电压的 ±3%~±5%，结合器件的最大瞬态电流，得到 PDN 在相关频段内应低于的阻抗上限 Z_target = （允许纹波比例 × 电压）/ 瞬态电流。电流越大、电压越低，目标阻抗越低（现代 FPGA 核电压在毫欧量级），这是“大电流低压器件 PI 极难做”的数字原因。PDN 是 VRM（稳压器）+ 体电容 + 板级陶瓷电容 + 封装内电容 + 芯片内电容/网络共同组成的多级网络，在频域看它的阻抗曲线，目标是在从直流到数百 MHz（取决于边沿和封装）的宽频带内都压在目标阻抗以下，且没有尖锐的并联谐振峰（反谐振峰一旦被芯片电流谱激发，就出现严重的周期相关噪声）。
各级去耦元件按频段分工，理解这点比堆砌电容数量重要：VRM 在直流到几十 kHz 提供能量，其控制环路带宽决定有效频率上限；板上体电容（几十~几百 μF 电解/聚合物）覆盖低频并提供能量储备；大量 MLCC 陶瓷电容（不同容值、不同封装、含 X7R 等温度稳定介质）覆盖几百 kHz 到几十 MHz，容值递减的多档电容组合把各自的阻抗谷拼起来，并要小心不同档电容间的并联反谐振峰；封装内/芯片内电容覆盖到百 MHz~GHz。板级电容的有效性不只取决于容值，更取决于安装电感（ESL + 过孔 + 平面回路电感）：同样的电容，过孔打远、回路大，自谐振频率掉一半、高频几乎没用。因此去耦电容要“小而近、多过孔、低回路”：小封装电容紧贴器件电源脚、过孔直接打在焊盘旁、正负过孔紧邻减小环路、必要时焊盘内过孔（via-in-pad）。电容数量要结合 PI 仿真，而不是“每对电源脚放一颗”的玄学。
平面与层叠是 PDN 的骨架：完整的电源—地平面对构成低阻抗“平板电容”并为高频回流提供路径，平面分割要避免把大电流路径切窄（直流电阻导致 IR drop）、避免高速信号跨越；BGA 扇出区（breakout）是 PI/SI 最拥挤的战场，电源/地过孔的分配要在“走线通道”和“供电通道”间平衡，经验做法是在 BGA 阵列内尽量均匀撒电源/地过孔。FPGA 上电时的浪涌（大量触发器同时初始化、配置过程）和运行时的动态阶跃（收发器唤醒、DSP 阵列使能）要纳入 PI 仿真的电流激励；仅用稳态平均电流设计 PDN 是典型“假合格”。
PI 与 SI/时序/EMC 是耦合的：地弹（ground bounce）和电源弹是同步开关输出电流经封装/平面电感产生的噪声，直接缩小采样裕量；核电压跌落使局部延迟变长，制造与数据模式相关的时序故障（见 专家 40 的物理效应一节）；电源噪声还会经参考平面和回流耦合到接口。因此联合设计要点包括：IO bank 按翻转率分组并控制同 bank SSO 数量、敏感模拟/PLL/收发器电源用磁珠+独立 LDO 与数字噪声隔离（隔离带宽要算，磁珠选型看高频阻抗曲线而非只看直流电阻）、开关稳压器的开关频率和布局远离低抖动时钟。PI 交付物应包含：目标阻抗计算、去耦 BOM 与布局说明、PDN 阻抗仿真曲线、直流 IR drop 仿真、以及板级实测闭环。
七、测量与实测闭环：VNA、TDR、示波器探头与眼图
仿真再充分，最终要在真实板上验证；FPGA 与硬件的联合交付接口之一，就是“仿真预测什么、上板怎么测、判据是什么、不过怎么改”。高速板常用四类测量，各有适用频带和陷阱。
**TDR（时域反射计）**向走线注入快沿，观察反射随时间的曲线，时间轴对应走线距离，可定位阻抗不连续点（连接器、过孔、桩线、裂缝）。VNA（矢量网络分析仪）测频域 S 参数（插损、回损、串扰），适合表征通道、连接器和高速串行链路，并能通过变换得到 TDR。两者关注的是“通道本身好不好”，可以在没有芯片或芯片不工作时测（板级 bring-up 早期就能做），判据来自接口规范（如 PCIe/以太网对插损的模板）和仿真模型对比。
示波器测量面对的是真实工作波形。探头选择决定数据可信度：高带宽要配匹配的无源/有源探头，长地线弹簧形成巨大回路电感，量到的振铃多半是探头自己引入的——正确做法是用极短接地弹簧或同轴焊接探头；差分信号用差分探头；测电源纹波要用 50Ω 传输线测量法 + 隔直/AC 耦合 + 带宽限制（典型 20MHz 纹波测量约定），并在满载和瞬态阶跃时测动态压降（最好有快速电流探头或用片上电压监测寄存器交叉验证）。时钟抖动用无限余辉或相位噪声/抖动分析，区分周期性抖动（与开关电源耦合相关）和随机抖动。
眼图与误码率是高速串行口的最终事实：用实时示波器的眼图/浴缸曲线，或专用 BERT，在接收端累积叠加波形，对照眼图模板（眼高、眼宽、抖动）判断；FPGA 收发器内部还提供眼图扫描/PRBS 误码检测能力，可在产线和现场做无仪表自检（见 专家 39 BIST）。测量要在最坏条件下做：最高温、最低电压、最差器件档、最长线、最大流量；只在常温空载看一个“睁开的眼”没有签核意义。预加重/去加重和接收均衡（DFE/CTLE）参数应在实测眼图上扫描优选，而不是直接用默认值。
仿真与实测的闭环方法：保留仿真的测试点和激励配置，上板后用同样的观察点比对；若实测异常，先排除测量方法（探头、接地、带宽、触发），再按“电源—时钟—通道—协议”的顺序排查（多数高速口问题最终追到电源纹波、参考时钟抖动或复位/时序，而非板材玄学）；把测试结果（TDR 曲线、眼图、纹波热图）归档进设计记录，用于下一版模型校准。联合验收建议形成一张矩阵：每个高速接口对应仿真报告项、实测项、判据、温度/电压条件、责任人，避免“硬件说测过了、逻辑说误码是硬件问题”的责任真空。
八、典型坑与 SI/PI 验收清单
把 FPGA 高速板最常见的 SI/PI 失败模式和最终检查项汇总，供评审和回板验收使用。
回流被切断：高速差分对跨越地平面分割、换层无地过孔、连接器内无紧邻地针。现象：协议间歇误码、辐射超标、眼图随邻近信号负载变化。正解：平面完整、缝合地孔、连接器按“地—信号—地”分配，仿真查看回流密度。
端接与桩线问题：DDR ODT 模式配置与板上 VTT 端接矛盾、过孔残桩过长形成谐振、端接电阻离管脚太远、多分支拓扑（T 型/菊花链）未按器件布线规则做。正解：拓扑和端接方案在原理图阶段与存储器/FPGA 布线规则对齐，必要时背钻，仿真覆盖写入/读取电平。
去耦电容“堆数量不看电感”：电容离 BGA 远、过孔回路大、不同容值反谐振无人管。现象：平均电压对，但满载瞬态压降大、特定活动模式偶发时序错误。正解：按目标阻抗仿真布电容，小封装近 pin、多过孔、低回路，板上测瞬态纹波交叉验证。
电源噪声耦合敏感电路：PLL/收发器模拟电源与数字共轨无隔离、磁珠选型只看直流电阻、开关电源电感靠近参考时钟。正解：低噪 LDO/磁珠 + 去耦隔离，时钟源物理远离，频域验证隔离带宽。
时钟抖动超标：用普通振荡器喂高速收发器、参考时钟走线不连续、扇出缓冲过载。正解：按协议相位噪声预算选型，差分、连续参考平面、专用时钟管脚，实测相位抖动。
探头骗了自己：长地线测到振铃、带宽设置错误、纹波测量未限带宽。正解：短接地/同轴探头、匹配带宽、记录测量装置设置作为报告一部分。
只在常温空载验收：眼图常温漂亮，高温低压误码；功耗只算静态。正解：最坏温压角 + 满载活动向量 + 误码率统计 + BIST 回归（见 专家 39）。
SI/PI 验收清单：①层叠与阻抗（单端/差分）有板厂计算和 TDR 实测；②关键接口有仿真（拓扑、眼图/时序、串扰、回流）且判据明确；③DDR 等并行总线有写/读时序或眼图验证，校准/训练 margin 可读；④高速串行口在最坏温压下误码率达标、眼图过模板，均衡参数有实测依据；⑤PDN 目标阻抗、阻抗曲线、IR drop 仿真完成，去耦布局符合低回路原则；⑥板级实测：各轨直流电压、纹波（20MHz 限制）、满载瞬态压降、上电时序与 PG；⑦时钟源相位噪声/抖动满足最严协议，实测时钟质量；⑧连接器、过孔、交流耦合、端接位置与 ICD 一致；⑨EMC 预扫（辐射/传导）与实验计划明确；⑩测试点、探头位置、BIST/眼图扫描能力在设计期预留，报告归档可追溯。十项齐备并在最坏工况下复测通过，SI/PI 才从“看起来没问题”变成“有证据的合格”。
九、DDR 并行总线的协同签核：从字节组到训练
DDR 是 FPGA 板上 SI 难度最高、也最容易“看起来能跑、压力下出错”的接口，值得单独展开它的协同签核方法。与串行收发器不同，DDR 是一组源同步、多位宽、按字节组组织的并行总线：地址/命令/控制总线单向一对多，数据线按 8 位字节组（byte lane）配一对差分 DQS，控制器靠读写训练把采样窗口对齐到眼图中央。任何一位不满足建立保持，都会表现为间歇位错误，且常随温度电压漂移出现。
物理设计规则在原理图和约束阶段就要锁定：同一字节组的 DQ/DQS/DM 必须在同一 bank/字节组物理资源上，不能为走线方便跨组分配；字节组内严格等长（组内偏斜通常压在几 mil 到十几 mil），DQS 差分对等长且与 DQ 组保持规定偏斜，地址/命令组按时钟拓扑（T 型或 Fly-by）做组间等长；拓扑选择要匹配控制器和器件代际（高速 DDR4/DDR5 普遍 Fly-by 加写/读 leveling），ODT、VTT、VREF 的电源和端接按布线指南，不允许“参考上一块老设计”而不问频率差异。这些规则应在管脚冻结（见 专家 41）前由 FPGA IP 的引脚校验和 SI 工程师双重确认。
板级时序与训练是 DDR 把制造偏差“校准掉”的机制：写 leveling 让各字节组的 DQS 与时钟对齐，读训练把内部采样延迟调到 DQ 眼图中心，VREF 训练优化参考电平。FPGA 工程师要能读懂训练状态寄存器和报告的 margin（不少控制器暴露每字节组的读写窗口余量），bring-up 的正确顺序是：先确认校准全部通过且无告警、读 margin 充裕，再跑 march 与随机图案、再在温度箱和电压拉偏下复测（校准在高温下重新做，余量会变化）。余量贴着边即使常温稳定，也不能签核。
失效定位的方法论：训练失败先查供电（VTT/VREF 纹波）、时钟和拓扑，再查管脚映射与约束；训练过但压力出错，看错误是否固定某位/某组（固定位指向焊接或端接，漂移位指向裕量）、是否随温压变化；用控制器的误码计数、眼图扫描（部分 IP 提供逐位 margin readback）和 BIST 区分板级问题与逻辑问题。验收要的是最坏 corner 下每字节组仍有明确窗口余量，而不是室温启动成功。DDR 的协同签核因此是“管脚约束—物理规则—训练—压力—corner”一条完整证据链，缺任何一环都可能在客户现场以最难复现的方式发作。
十、EMC、ESD 与产品级电气合规
SI/PI 关注“信号在板内是否正确”，而产品要进入市场还要过 EMC（电磁兼容）和 ESD（静电放电）等电气合规关；这些问题在功能 bring-up 阶段几乎完全隐形，却可能在认证前推翻布局甚至结构设计，必须在协同设计阶段就纳入。
EMI（电磁干扰）的机理与板级控制：高频能量以差模和共模两种方式辐射。差模来自信号回路面积（这就是为什么完整参考平面和回流孔不仅是 SI 问题，也是辐射问题）；共模主要由地弹、不连续参考面、I/O 电缆充当天线引起，常见在以太网、USB、时钟外引线上。板级手段包括：高速时钟和总线远离板边与连接器、完整地平面与地缝合、差分对严格对称、必要时在对外接口处加共模扼流圈、展频时钟（在协议允许时降低峰值辐射）、连接器旁就近放旁路和防护器件。FPGA 侧可以通过降低非必要驱动强度和翻转率、避免用通用 IO 直接推长时钟线来配合。EMI 必须预留“整改空间”：共模扼流圈、RC 滤波器、磁珠的 0Ω/可选焊盘在第一版就布上，认证不过时不必大改板。
ESD 与浪涌防护：对外连接器（尤其是用户可触摸的接口、光模块笼、调试口）需要 TVS 等钳位器件，布局原则是防护器件尽量靠近连接器、放电能量经低感路径入地、被保护信号经过防护件后再进 FPGA，地平面在接口区用缝合孔形成“防护岛”。FPGA 管脚本身的钳位能力有限，不能替代外部防护；保留（unused）管脚按器件建议配置，避免悬空成为噪声入口。对热插拔场景还要同时处理浪涌电流和插拔瞬间的信号毛刺（见 专家 41 电源协同）。
合规工程的现实路径：标准（辐射发射、传导发射、ESD、电快速瞬变、浪涌、抗扰度）按产品市场确定，正式认证前做一次预测试（内部暗室或第三方摸底），成本远低于正式失败后重测和延期；把 EMC 当作设计输入而非认证赌注，关键高风险接口（对外高速口、开关电源、时钟树）在原理图评审时就由有经验的工程师介入。FPGA 团队要配合提供：可关闭/降速各高速口的调试模式（定位辐射源时逐个排除）、GPIO 扫描模式和时钟输出控制、以及最坏活动率的测试固件（辐射测试需要让芯片持续高翻转，不能拿空闲板测）。产品级电气合规把“在我的桌上能用”提升为“在充满静电、干扰和长电缆的真实世界里合法销售”，它是 FPGA 板级协同设计不可省略的最后一章。
十一、联合调试中的常见分工陷阱。SI/PI 问题最容易在“FPGA 团队认为是硬件问题、硬件团队认为是逻辑问题”之间空转，建立共同的判据比划分责任更重要。例如误码率偏高时，可按固定顺序排除：先查供电（在业务翻转时测纹波和动态压降），再查参考时钟（相噪和抖动），再做收发器内环回（隔离到 FPGA 内部）、外环回（隔离到板级通道）、对接测试（隔离到对端），每一步都有明确归属，避免一上来就改均衡参数。另一个陷阱是“实验室能用就交付”：没有温度箱和电压拉偏的数据，批量部署后季节变换和器件离散性就会暴露问题。把“谁在什么条件下、用什么探头、以什么判据验证”写进联合测试规程（而非邮件约定），并要求 FPGA 工程师至少参与一次正式测量（读懂眼图和 TDR，而不是只看 pass/fail），能从根本上提升跨团队沟通质量。SI/PI 最终是一门“用证据排除”的工程学科，协同机制决定了证据能否被高效地生产出来。
补充：从 SI 角度看连接器与过孔。高速链路里连接器和过孔往往是通道预算的主要消耗者，选型和设计要点要在早期锁定：连接器看差分阻抗连续性、针脚地图中地针比例与相邻高速对的串扰指标、以及插拔寿命；过孔要控制反焊盘尺寸、残桩长度（必要时背钻或盲埋孔）、差分对两孔的对称和回流地孔的就近放置。BGA 扇出区是阻抗最易失控的位置，应在布局评审时就由 SI 工程师介入，而不是布线后仿真“发现问题再想办法”。这些细节没有捷径，只能靠设计规则前置和 TDR/插损仿真闭环。
收尾原则：高速板的 SI/PI 没有“差不多就行”，靠的是早期规则、仿真预判、实测闭环和最坏工况验收；逻辑、硬件、测试三方把同一份证据链做扎实，板级系统才能在量产和长期运行中保持稳定。
总结
SI 的本质是让阻抗和回流路径连续（受控阻抗、正确端接、不跨平面、换层打地孔），PI 的本质是用多级去耦在全频段满足目标阻抗（安装电感比容值关键）；二者在叠层和 pinout 阶段就决定了上限，最后用 TDR、纹波实测和片内眼图闭环验证。