FPGA 进阶（50 篇）

FPGA 领域导读 的「进阶」层文章全量索引，按编号顺序组织。返回 FPGA 领域导读 查看三层学习路线与心智模型。

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• 01 常用 IP 核
• 02 时序约束与收敛
• 03 高速接口
• 04 工程实践 CDC/复位/功耗
• 05 静态时序分析 STA
• 06 约束实战 generated clock、IO delay 与 clock_groups
• 07 时序收敛方法 打拍/retiming、策略与物理优化
• 08 跨时钟域 CDC 亚稳态、MTBF 与单 bit 同步器
• 09 多 bit CDC 异步 FIFO、Gray 码指针与空满判断
• 10 复位策略 异步断言同步释放与复位树
• 11 FIFO 设计 同步/异步、FWFT 与水位深度
• 12 DSP48 与算术 乘加、FIR、推断与级联
• 13 BRAM/URAM 存储设计 单双口、ROM 与乒乓缓存
• 14 低速接口 UART、SPI、I2C 协议与实现
• 15 AXI4-Stream 与 AXI4-Lite 数据流与寄存器接口
• 16 流水线与资源优化
• 17 AXI4 完整与互联
• 18 DDR3/DDR4 MIG 使用 app_cmd
• 19 千兆以太网 RGMII
• 20 PCIe 入门使用 XDMA IP、BAR 空间、TLP 与 DMA
• 21 LVDS 源同步接口
• 22 高速收发器使用
• 23 ILA/VIO 高级调试 触发状态机、存储限定、JTAG-to-AXI
• 24 FPGA 调试方法论
• 25 仿真加速与覆盖率
• 26 高级 Testbench 自检
• 27 Zynq SoC 入门 PS/PL 划分、启动流程与 Vivado
• 28 Zynq 数据交互 HP 口、AXI DMA/VDMA 与裸机/Linux
• 29 块设计 IP Integrator
• 30 FPGA 上的嵌入式软件
• 31 定点 DSP 设计
• 32 FIR 滤波器与 FFT 实现
• 33 视频/图像流水线 行缓存/乒乓/TMDS
• 34 时钟网络与约束 BUFG/set_clock_groups
• 35 IO 规划与 Bank VCCO/管脚分配
• 36 部分可重配置 PR 入门
• 37 HLS 高层次综合入门 C 到 RTL
• 38 HLS 优化 pipeline/unroll/dataflow
• 39 FPGA 功耗估计 XPE/report_power/热设计
• 40 时序例外场景 false path/multicycle
• 41 RTL 复用与参数化 parameter/generate
• 42 FPGA 板级信号完整性 阻抗/端接/等长
• 43 多时钟系统设计 时钟拓扑/数据交接
• 44 DMA 数据搬运架构 AXI DMA/DataMover
• 45 接口协议调试案例 AXI/UART/DDR/LVDS
• 46 工程与 IP 版本管理 git/build.tcl
• 47 FPGA RTL 质量检查 lint/CDC/check_timing
• 48 时序收敛实战案例 WNS 违例收敛
• 49 资源优化实战 LUT/BRAM/DSP 砍资源
• 50 上板 bring-up 清单 分阶段点亮

一句话总结

本页是 FPGA 进阶层 50 篇索引，围绕工程实战组织：STA 与时序收敛、CDC、AXI/DDR/以太网/PCIe 接口、Zynq、HLS、功耗估计与 bring-up 清单，解决"能写 RTL"到"能交付工程"的跨越。