漏电与工艺：为什么工艺越先进，关着的晶体管反而越耗电
更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 14 篇。在很多人的直觉里，晶体管「关断」了就不耗电，工艺越先进应该越省电。真实情况恰恰拧巴：先进节点上，关着的晶体管漏掉的电成了待机功耗的大头。理解漏电与工艺的关系，才明白为什么现代芯片非要上电源门控、非要分 HVT/LVT 单元。两笔账见《动态 vs 静态》，热反馈见上一篇《功耗与发热》，系统地图见低功耗导读。
本文要回答的问题
- 晶体管明明关了，电流从哪里「漏」走的？
- 为什么工艺越先进、供电电压越低，漏电反而越严重？
- 温度为什么让漏电爆炸式增长，和热怎么形成正反馈？
- HVT/LVT、厚氧器件、电源门控分别在治哪种漏电？
- 为什么先进节点「省电」主要省的是动态电，漏电却更难？
一、关不断的开关：亚阈值漏电
理想 MOSFET 像个开关：栅压高于阈值 Vth 沟道导通、低于 Vth 完全断开。真实器件里，栅压低于 Vth 时沟道不是瞬间消失，而是还残留一条很弱的反型层，仍有微小电流从漏极流向源极——这就是亚阈值电流（subthreshold leakage），关不断的那部分，是数字芯片漏电的首要来源。
它有三个要命的性格：
- 随栅源电压指数变化：亚阈值区电流是栅压的指数函数，用**亚阈值斜率 SS（subthreshold swing）**刻画，室温理论下限约 60 mV/十倍频，即栅压每降低约 60~100mV，电流才降一个数量级。所以「关」不是 0，只是比「开」小几个数量级；几百万万万个「关着」的管加起来，漏电就很可观。
- 随阈值电压 Vth 降低而暴涨：Vth 越低，关态时沟道残留越强，漏电指数级上升。
- 随温度指数上升：载流子受热激发更多，经验上温度每升约 8~10°C，亚阈值漏电约翻倍。这就是热-漏电正反馈的物理根源（见功耗与发热第五节）。
二、为什么先进工艺把漏电问题逼上台面
工艺缩小（摩尔定律）本想同时拿速度、面积、功耗三重好处，Dennard 缩放假设供电电压 V 与阈值 Vth 能随尺寸同比下降、电场恒定。但缩到深亚微米后这条路断了：
- Vth 不能跟着无限降：Vth 太低，关态漏电（上面的指数关系）立刻失控，电路关不严、噪声容限也变差。
- V 也降不动：V 必须显著大于 Vth 才能让管充分导通、保住速度；Vth 卡住，V 也就卡住。
- 频率和密度还在涨：单位面积塞进更多、翻得更快的管，动态功率密度先上去了；同时为了在低 V 下还跑得快，工艺又被迫提供**低阈值 Vth（LVT）**管，等于主动换来更高漏电。
- 短沟道效应（DIBL 等）：管做到很短，漏极电压会「隔着」短沟道影响源端势垒（漏致势垒降低，DIBL），让 Vth 在高漏压时进一步下降、关态更漏。
几头夹击的结果：老工艺漏电占总功耗百分比很小、可忽略；先进节点（尤其待机场景）漏电可与动态功耗分庭抗礼，甚至在睡眠态占主导。 这就是《动态 vs 静态》说「时钟门控救不了待机」的根因——管还接着电、照样漏。
除亚阈值漏电外，工艺缩小还带来第二种：栅极漏电（gate leakage）。栅氧化层薄到只有几个原子层时，电子可直接隧穿过这层绝缘膜，哪怕管不翻转也有电流。应对包括用高 k 介质 + 金属栅把物理厚度做厚（45/32nm 代以后的经典工艺革新）、给 I/O 和常开逻辑保留厚氧器件。
三、把漏电量级摆出来：为什么待机被它支配
做个数量级估算（只为建立直觉）：一个关断管的亚阈值漏电是 nA~pA 级，单看微不足道。但一颗现代 SoC 有上亿到上百亿个管，若其中大量处于「通电但关断」状态，合计可达毫瓦甚至百毫瓦级。对照电池预算里纽扣设备整机 ~53µW 的一年续航红线——只要漏电停在毫瓦级，设备几天就没电，根本谈不上低功耗。
这也解释了不同工艺的取舍：
| 场景 | 对漏电态度 | 典型选择 |
|---|---|---|
| 电池/能量采集、长待机 | 漏电是头号敌人 | 偏高阈值、激进电源门控、甚至选不最先进但漏电低的成熟低功耗工艺 |
| 插电高性能 CPU/GPU | 动态与热主导，但待机漏电也要治 | 关键路径 LVT、非关键 HVT 混拼、电源域关断 |
| 常开 Always-On（RTC、保活） | 电流必须极低 | 厚氧、高阈值、长沟道低压管 |
四、工程三招：从单元、域、器件三个层面治漏电
第 1 招：多阈值单元混拼（HVT / SVT / LVT）
同一种逻辑功能，工艺库通常提供不同阈值版本：
- HVT（高阈值）：漏电最小，但速度慢——用在非关键路径上，大部分逻辑其实都不在关键路径；
- LVT（低阈值）：速度最快但漏电大——只用于关键时序路径那一小撮；
- SVT（标准阈值）：居中折中。
综合工具按时序自动选：先用 HVT 满足大部分逻辑，时序不够的路径才升级 SVT/LVT。这叫多阈值优化（multi-Vth），是几乎零面积代价、立竿见影降漏电的标准手段，本质是「只为真正需要速度的管付漏电成本」。
第 2 招：电源门控——治不了漏电就断电
只要还接着电，亚阈值/栅漏电就客观存在，单元选择只能减小、不能归零。要在睡眠时彻底不漏电，唯一办法是断电：用电源开关把整个电源域从供电轨断开，域内管既不工作也不漏电。代价是状态要靠保持寄存器/保留寄存器存到常开「泡」里、输出要加隔离单元防止断电域乱飘信号、唤醒有延迟且要给保持电容充电（这正是电源门控直觉与电源域讲的三件套，UPF负责描述它）。
第 3 招：器件与工艺层
- 高 k 介质 + 金属栅（HKMG）：用介电常数更高的栅介质，把物理氧化层做厚（抑隧穿栅漏电）同时保持等效电容和性能；
- 厚氧/长沟道器件：I/O、RTC、Always-On 用更厚栅氧、更长沟道、更高 Vth 的管，换极低漏电（速度慢没关系）；
- 先进节点的新招：FinFET/GAA 立体栅把沟道裹住、改善关断控制，相对平面管大幅压亚阈值漏电——但随尺寸继续缩、供电电压继续逼近极限，漏电与热仍是永恒约束（呼应后续《低功耗技术趋势》篇）。
五、读报告时怎么看漏电
回扣功耗报告怎么读：报告的 leakage 列就是本节这笔账。判读要点：
- 看漏电必须连同 PVT 角和温度一起报：高温慢角漏电可能是常温典型角的好几倍，125°C 的数字别直接拿去做常温预算；
- DFT test mode 常把域全开、用低阈值管，漏电虚高，不能代表功能模式；
- 睡眠态要单独看：工作态漏电被动态电淹没看不出，深睡态报告里漏电几乎是全部，那里才是电池产品验收点。
六、漏电不止一种：一张表认清「关态电流」家族
入门常把漏电等同于亚阈值电流，实际签收报告里的 leakage 是几路之和：
| 漏电源 | 机理 | 主导因素 | 主要治法 |
|---|---|---|---|
| 亚阈值漏电 | Vgs<Vth 时沟道残留导电 | Vth↓、温度↑、DIBL | HVT、电源门控、散热降温 |
| 栅极隧穿漏电 | 电子穿过超薄栅氧 | 氧化层厚度↓、高 Vdd | 高 k 金属栅、厚氧器件 |
| 栅致漏极漏电 GIDL | 漏端高场使漏-衬底反型 | 高 Vdd、陡结 | 降电压、工艺优化 |
| 反偏结漏电 | 漏/源-衬底反偏 PN 结 | 温度、结面积 | 一般较小，高温才显著 |
对数字逻辑，先进节点上亚阈值通常是待机漏电的大头，栅漏电在平面极薄氧化层的几代（65/45/28nm 一带）曾很突出，HKMG 之后被显著压制。看 .lib 库/签收报告的 cell_leakage 是这些项在给定状态、给定 PVT 下的合计；同一个单元输入引脚电平不同，内部堆叠管的关断状态不同，漏电也会变（状态相关漏电 state-dependent leakage），所以工具会按实际状态加权。
七、为什么不能无脑全用 HVT：速度-漏电是一笔交易
多阈值不是免费午餐，核心是 Vth 的取舍：降低 Vth，管导得更狠、延迟更小、能跑更高频，但亚阈值漏电指数上升；抬高 Vth，漏电骤降，但管变慢、低压下甚至打不开。
数量级直觉（非精确，仅示意趋势）：同一功能单元，LVT 相比 HVT 可能快 20%~40%，但关态漏电大一个数量级以上。所以工具的解法是按关键路径精确分配：
第一步：全用最省漏电的 HVT 综合，跑时序；
第二步：只对 setup 违例（赶不上时钟）路径上的少数单元升级 SVT/LVT；
第三步：迭代到达标即停——能不升级就不升级。结果往往是一颗芯片里 HVT 单元占大多数、LVT 只占很小比例，却用这小比例换来了关键路径频率，同时把整体漏电压到最低。这与时钟门控「只为正在用的逻辑付动态电」是同一种工程哲学——不为不需要的性能付漏电成本。
八、一条技术演进主线
把几代工艺串起来，能看清漏电战争的脉络：早期微米/大纳米节点 Vdd 高、Vth 高，漏电可忽略，主要矛盾是动态功耗和面积；进入深亚微米，Vdd/Vth 双降使亚阈值漏电飙升，于是先普及多阈值 + 电源门控（架构/设计应对）；栅氧薄到极限带来栅漏电，于是 45/32nm 引入高 k 金属栅（材料应对）；平面管控不好短沟道泄漏，于是 22/16nm 转向 FinFET、再到 GAA 立体栅（器件结构应对，把沟道四周裹住、关得更严）；即使如此，电压逼近物理下限、热与漏电仍在，近阈值/亚阈值设计、FD-SOI 体偏置、更激进的电源域关断成为低功耗专用芯片的方向（后续《低功耗技术趋势》篇展开）。器件进步一直在帮设计，但从来没有让低功耗设计变得不需要。
这一篇在知识体系里的位置
- 两笔账与待机电流生命线 → 第 02 篇《动态 vs 静态》、第 12 篇《电池与能量预算》；
- 漏电随热暴涨的正反馈 → 上一篇《功耗与发热》与后续《功耗与热的耦合》篇；
- 断电怎么实现、保持/隔离/电平转换 → 第 05 篇《电源门控》、第 07 篇《电源域》、第 08 篇《UPF》；
- 漏电在报告里怎么读 → 第 10 篇《功耗报告怎么读》。
总结
一句话总结：真实 MOSFET 在栅压低于阈值后并非完全关断，沟道残留弱反型层形成亚阈值漏电，它随栅压以约 60~100mV/十倍频的亚阈值斜率指数变化、随阈值电压 Vth 降低而暴涨、并随温度每升高约 8~10°C 近似翻倍；先进工艺为在降不下去的低供电电压下保住速度被迫压低 Vth、大量采用低阈值 LVT 管，再叠加短沟道 DIBL 让高漏压下 Vth 进一步下滑，以及栅氧薄到几个原子层后电子隧穿形成的栅极漏电，使漏电从老工艺的可忽略变成先进节点睡眠态的主导项（上亿通电关断管合计可达毫瓦级，远超纽扣设备约 53µW 的年续航红线），这就是「工艺越先进、关着的管反而越耗电」以及时钟门控救不了待机的根因；工程上分三层治理——单元层做多阈值混拼，让占多数的非关键路径用高阈值 HVT 低漏电管、只给真正卡时序的少数路径上 LVT/SVT（multi-Vth，零面积代价立竿见影），电源层对长睡域做电源门控彻底断电（因为只要通电亚阈值和栅漏电就客观存在、单元选择只能减小不能归零，断电才是唯一归零手段，代价是保持寄存器、隔离单元与唤醒延迟，由电源域划分和 UPF 描述），器件工艺层用高 k 金属栅把栅氧做厚抑栅漏电、给 RTC/常开逻辑保留厚氧长沟道高阈值器件、并靠 FinFET/GAA 立体栅改善关断；最后读功耗报告的 leakage 列必须连同 PVT 角和温度（高温慢角漏电数倍于常温、DFT test mode 域全开且用 LVT 会虚高），且要在深睡态单独验收漏电而非在工作态看（那里它被动态电淹没），这与热-漏电正反馈、电池预算和电源门控共同构成先进节点低功耗设计的闭环。