ESD 与 IO 保护：让芯片在几千伏静电下活下来
更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」进阶层（intermediate）数字逻辑第七十六篇。内部晶体管在 1V 上下工作、栅氧只有几个原子厚，但芯片要在人手指、设备接触带来的数千伏静电放电下存活。这一篇看藏在每个 PAD 旁、平时隐形、放电瞬间救命的 ESD 保护网络。
本文要回答的问题
- 几千伏静电为什么人没事、芯片却会坏？放电电流和时间有多大？
- HBM/MM/CDM 三种模型在模拟什么事件，各自怎么考核？
- 保护器件（二极管/GGNMOS/SCR）怎么把电压钳住、把电流引走？
- 电源轨之间为什么还需要一个专门的「电源钳位（power clamp）」？
- 为什么高速 SerDes IO 的保护特别难？闩锁和系统级 TVS 又是什么？
一、放电事件：电压极高、时间极短、电流极大
干燥环境人体走过地毯可带 2~15kV；接触金属瞬间，人体等效电容（~100pF）经等效电阻（~1.5kΩ）放电，峰值电流可达数安培，但整个事件只有几十~几百纳秒。芯片的栅氧击穿电压随工艺缩小已降到几伏量级、结也扛不住局部焦尔热，若不加保护，放电能量会：①击穿薄栅氧（永久短路）；②熔化金属/结；③诱发闩锁。关键矛盾是：正常工作时保护网络必须几乎不存在（不漏电、不增加信号延迟），而检测到过压的几纳秒内要变成一条粗的泄放通路。
二、三种标准放电模型
| 模型 | 模拟场景 | 典型等效 | 工业考核 |
|---|---|---|---|
| HBM 人体模型 | 带电的人接触引脚 | 100pF+1.5kΩ | ±2kV 起步，高可靠 8kV |
| MM 机器模型 | 带电金属设备/工装 | 200pF 小电阻 | 已渐淡出 |
| CDM 充电器件模型 | 芯片自身在产线滑道上带电后接地 | 极小电容、极小电阻、上升最快(<1ns) | ±500V 等 |
CDM 上升最快、最难防（电荷在芯片内部、从任一脚对地瞬间泄放），是先进工艺自动装配的主要失效模式。这些等级决定保护网络要扛的电流/能量指标。
三、引脚钳位 + 电源钳位的两级网络
每个信号脚到 VDD、VSS 各放保护器件：正常电压范围内它们反偏/截止、几乎零影响；一旦引脚电压超过 VDD+0.7（正 ESD）或低于 VSS−0.7（负 ESD），相应二极管正偏导通，把电压钳住并把电流导向电源轨。常用器件从简单到强：
- 保护二极管：正向导通压降低、可靠，最常用，高速脚用小面积低电容管；
- GGNMOS（栅接地 NMOS）：靠漏端结的寄生双极管在过压时击穿回跳（snapback）泄放大电流，面积小但要工艺上保证回跳窗口安全；
- SCR（可控硅）：单位面积泄放能力最强、钳位电压低，但触发/保持电压设计不当有闩锁风险，多用于大功率/高压工艺。
但信号脚只把电流导到了 VDD/VSS 轨，两个电源轨之间还要靠一个 **电源钳位（power clamp）**接力：它通常是一个 RC 瞬态检测网络（ESD 上升沿很陡、会让 RC 节点保持短暂有效，而正常慢上电不会误触发）驱动一个很大的泄放管，在 ESD 事件的几百 ns 内把 VDD-VSS 之间短路泄放。完整电流路径是：PAD→二极管→VDD 轨→电源钳位→VSS 轨→回到 PAD，环路电阻必须足够小。
四、设计约束：平时隐形、救时可靠
- 低漏电/不影响功能：正常电压下保护管必须可靠截止，否则增加静态漏电；钳位触发电压要高于正常工作电压和过冲、低于击穿电压，留出窗口；
- 高速 IO 极难：SerDes/DDR 速率很高，保护管的结电容直接成为信号负载、恶化眼图，要用分布式低电容二极管、专门的轨分割，把保护尽量靠近 PAD 且远离敏感受端；
- 闩锁防护：ESD 可能触发 CMOS 固有的寄生可控硅导致 VDD-VSS 大电流闭锁，要用保护环（guard ring）、足够的衬底接触、遵守设计规则；
- 版图是关键：保护器件要紧邻 PAD、金属走线足够宽、通孔阵列打够以承受安培级瞬态电流，放流路径尽量短直。
五、芯片级 vs 系统级
芯片通过 HBM/CDM 考核只保证「它自己不被这次放电打坏」；系统产品（手机、车机）还要过更严酷的系统级 ESD（IEC 61000-4-2，接触 ±8kV/空气 ±15kV）：在连接器、按键、外露接口处放 TVS（瞬态电压抑制）二极管做第一道粗泄放，再经 板级电平/接口把残余能量挡在芯片外，多级保护配合退耦电感/电阻。芯片内 ESD、板级 TVS、结构接地共同构成纵深防护。
与现有篇目的衔接
总结
一句话总结：人体在干燥环境可带数千伏静电，接触引脚时以数安培峰值、仅几十到几百纳秒的时间放电，足以击穿只有几伏耐压的纳米栅氧或熔化结和金属，因此每个对外 PAD 都必须有「正常工作时近乎隐形（不漏电、低电容、不影响高速信号）、检测到过压的几纳秒内立刻变成低阻泄放通路」的 ESD 保护；信号脚用二极管、GGNMOS 或单位面积泄放最强的 SCR，把超出轨范围的电压钳位并导向 VDD/VSS，轨之间再用 RC 瞬态触发（只认 ESD 的陡沿、不误伤正常慢上电）的大电源钳位短路泄放，形成「PAD→二极管→电源轨→电源钳位→地轨」的低阻完整回路；设计上要让触发电压介于正常过冲和击穿之间、用低电容分布式保护保护 SerDes 高速眼图、用保护环和衬底接触防闩锁，版图上保护紧贴 PAD、金属和通孔要扛得住安培瞬态；芯片按 HBM（人体）、MM（机器）、上升最快的 CDM（器件自带电）三类模型分级考核，但通过芯片级考核只保证自身不坏，整机还要在接口处加 TVS 并配合板级多级防护去满足 IEC 61000-4-2 等更严酷的系统级 ESD。