DFT 可测性设计总览：为什么芯片要为“测试”而设计
更新时间：2026-10-01。这是 T4 中 DFT 与测试 10 篇专题的总入口。在 DFT 入门 基础上，本文把 DFT 放进“制造质量”的大图景里讲清楚。
本文要回答的问题
- 芯片设计对了，为什么造出来还可能是坏的？
- 功能验证那么充分，为什么不能直接拿功能向量去测量产？
- DFT 到底加了哪些东西，牺牲了什么、换回了什么？
一、缺陷是制造层面的物理问题
验证保证的是“设计逻辑正确”，但晶圆制造中会有短路、断路、栅氧击穿、金属颗粒桥接等随机物理缺陷。同一份 GDS 造出的芯片，部分是坏品。目标不是证明设计对，而是用尽量短的时间、在产线上筛掉坏芯片。
二、功能测试为什么不够
- 要把一个深处故障“激活”并传到输出，功能向量可能需要极长的序列。
- 自动量产测试设备（ATE）按秒计费，向量太长成本爆炸。
- 无法量化“测了多少、还剩多少没测”。
三、两个核心指标
- 可控性（Controllability）：能否方便地把某节点置成想要的值。
- 可观测性（Observability）：能否方便地在输出端看到某节点的值。
普通时序电路内部触发器既难直接控制也难直接观测，DFT 的本质就是人为提高这两个指标。
四、DFT 三大支柱
- 扫描测试 Scan + ATPG：把触发器串成移位寄存器，直接移入测试激励、移出结果，针对固定型/跳变故障自动生成向量。见 ATPG 与扫描链。
- 内建自测试 BIST：让存储器/逻辑自带激励生成与响应比较，上电或命令触发自检。见 MBIST/BISR。
- 边界扫描 JTAG/IEEE 1149.1：在芯片引脚侧加边界单元，测板级互连并作为 DFT 控制入口。见 JTAG 边界扫描。
五、插入位置与代价
六、常见误区
- 以为验证通过=量产都是好芯片，忽视制造缺陷。
- 只加扫描不做 MBIST，存储器缺陷覆盖不足。
- DFT 插入太晚，与物理设计冲突导致时序难收敛。
- 为省面积砍掉测试逻辑，结果测试覆盖率不达标、出货退货率高。
小结
DFT 用可控性/可观测性换可测性，三大支柱覆盖逻辑、存储与板级。下一篇 故障模型与覆盖率。
总结
DFT 的存在理由是：验证只能保证“设计逻辑对”，而制造会随机产生短路、断路、桥接、栅氧击穿等物理缺陷，目标不是证明设计正确，而是在按秒计费的产线上用尽量短的时间筛掉坏片；功能向量激活并传播一个深处故障可能需要极长序列、无法量化覆盖，所以靠**人为提高可控性（能否把节点置成想要的值）和可观测性（能否在输出看到该值）**做结构化测试。三大支柱各管一块：扫描 Scan+ATPG 把触发器串成移位寄存器直接移入激励/移出结果、针对固定和跳变故障自动生成向量（管逻辑），内建自测试 MBIST 让存储器自带激励与比较、上电自检（管存储），边界扫描 JTAG 在引脚加边界单元测板级互连并作为 DFT 控制入口（管板级）。代价是面积、布线和少量时序开销，收益是高故障覆盖、短测试时间和可量化质量；插入太晚或砍测试逻辑都会反咬良率。