iverilog inout 端口连接错误排查：Inout port expression must support continuous assignment

更新时间：2026-10-29。FAQ 速查页，属于 EDA 报错排查系列。iverilog inout 端口连接错误 的典型形态是：仿真 SRAM、Flash、I2C 这类带双向数据总线的器件时，测试台图省事把 inout 端口连到一个 reg 变量上，结果 Icarus Verilog 连编译都过不了。和隐式声明类的 iverilog implicit wire 报错不同，这次是显式声明的类型本身就错了。

首屏答案：inout 端口在 Verilog 里是双向三态总线，总线上同一时刻可能有多个驱动方轮流输出，没人输出时呈现高阻 z。这种「多驱动、按强度裁决」的网络只能用 wire（net 类型）承载；reg 是过程赋值变量，同一时刻只能有一个值、且不参与强度裁决，所以 iverilog 在详细化（elaboration）阶段直接报 error: Inout port expression must support continuous assignment，退出码非零，仿真根本跑不起来。修法一句话：把连接 inout 的变量声明成 wire，每一方驱动都用 assign bus = en ? value : 'bz; 的形式，不驱动时让出总线。

本文要回答的问题

Inout port expression must support continuous assignment 这串报错每一行在说什么？
为什么 inout 接 reg 在 iverilog 里是硬 error 而不是 warning？
修复后双向总线的两个方向、双方都 z 三种情况怎么验证？

一、报错原文与现象

最小复现：一个模拟 SRAM 接口的模块带 inout [7:0] data 双向总线，测试台用 reg [7:0] data_bus 去接它，并且测试台自己还想从另一侧驱动同一根总线（模拟对端器件）：

verilog

module sram_if (
  inout [7:0] data,            // 双向数据总线
  input wire oe_n,             // 输出使能，低有效
  input wire [7:0] dout
);
  assign data = oe_n ? 8'bz : dout;   // 三态驱动：不输出时让出总线
endmodule

module tb_bad;
  reg [7:0] data_bus;          // 错在这里：inout 口接了 reg
  sram_if u0 (.data(data_bus), .oe_n(oe_n), .dout(dout));
  assign data_bus = drive_en ? drive_val : 8'bz;   // 对端驱动
  // ... 激励略
endmodule

对这个文件跑 iverilog -g2005，真实报错如下：

读这段输出抓三点。第一，主报错 Inout port expression must support continuous assignment 钉在第 19 行例化语句上，并明确指认 Port 1 (data) of sram_if is connected to data_bus——哪个端口、连到哪根信号都给了，不用自己搜。第二，前面一行 Variable 'data_bus' cannot be driven by a primitive 说的是同一件事的底层原因：inout 端口内部等价于一个三态门原语，而原语输出只能驱动 net。第三，第 22 行的补充报错指向测试台自己的 assign data_bus = ...，提示 This is allowed when SystemVerilog is enabled——但实测开 -g2009 换 SystemVerilog 模式也只是把第 22 行的错消掉，第 19 行 inout 连接依然是 error（报文变为 cannot be driven by a primitive or continuous assignment with non-default strength），别指望换语言标准蒙混过关。

二、根本原因：net 与 variable 的驱动模型不同

这类报错的收敛路径很短，一张漏斗图看全：红是命中的根因，蓝是排查动作，绿是修复后闭环。

为什么 iverilog 把这件事判成硬 error 而不是 warning？因为这不是「可能不对」，是结构性不合法。Verilog 的信号分两大族：net（wire 为代表）由连续赋值和原语驱动，支持多驱动源按强度裁决——两个源都驱动时按 drive strength 比大小，一方输出 z 时相当于断开，这正是双向总线能工作的物理基础；variable（reg、integer 等）由 always/initial 里的过程赋值驱动，语义上同一时刻只有一个确定值，没有「让出」「高阻」「强度」的概念。把 inout 接到 reg 上，等于要求一个不支持多驱动裁决的变量去承载一条多驱动总线，工具无法给它任何合理语义，只能在详细化阶段拒绝。

两种类型在对偶的几个维度上正好是反的，一张表对照：

维度	wire（net）	reg（variable）
驱动方式	连续赋值 `assign`、门原语、模块输出端口	always/initial 过程赋值
多驱动源	支持，按强度裁决；`z` 视为断开	不支持，后写覆盖先写
高阻 `z` 语义	真实有效，可参与总线让出	可赋值但无电气意义
能否接 `inout`	可以，唯一合法选择	不可以，elaboration 报错
典型用途	模块间连线、双向总线	时序/组合逻辑内部状态

这张表也解释了为什么「测试台里想给总线灌激励」不能直接用 reg 过程赋值怼上去——过程赋值是「占有式」的，永远在驱动；而总线语义要求的是「轮流出让」。正确的姿势就是下面修复版里的写法：变量只存「要发什么值」和「什么时候发」，真正上总线的那一步交给一条带 z 分支的连续赋值。对比参考：同属「声明类型惹祸」的隐式线网问题见 iverilog implicit wire 排查，模块名拼错类的连接报错见 iverilog unknown module type 排查。

三、修复与复跑验证

修复只有一处关键改动：把 data_bus 从 reg 改成 wire，其余逻辑不动。每一方驱动总线时都用三态形式——驱动时给值，不驱动时输出 8'bz 让出：

verilog

module tb_fixed;
  wire [7:0] data_bus;   // 修复点：reg 改 wire
  sram_if u0 (.data(data_bus), .oe_n(oe_n), .dout(dout));
  assign data_bus = drive_en ? drive_val : 8'bz;   // 对端同样三态
  // ... 激励略：DUT 输出 a5 → 对端输出 3c → 双方都 z
endmodule

对修复版重跑编译加仿真，三种总线状态逐一验证：

exp-log

# command: iverilog -g2005 -o inout_fixed.vvp inout_fixed.v && vvp inout_fixed.vvp
# date: 2026-10-29
# host-toolchain: Icarus Verilog version 13.0 (stable) (v13_0)
---
dut_drive:  data_bus=a5 (expect a5)
peer_drive: data_bus=3c (expect 3c)
both_z:     data_bus=zz (expect zz)
PASS: inout connected via wire, three-state resolved

读这段输出看总线的三种状态是否都符合预期：DUT 使能输出时总线是 a5，说明模块侧三态驱动生效；DUT 关闭、对端驱动时总线是 3c，说明另一个方向也通；双方都输出 z 时总线显示 zz，说明没有总线竞争。如果改完 wire 却在某个时刻看到 xx，那是两方同时驱动了不同值——总线竞争的典型表现，要回头检查两方的使能信号是否互斥。

四、排查清单

拿到这类报错按四步走，每一步都有明确的判据：

确认报错归属：Inout port expression must support continuous assignment 这行出现，问题 100% 在 inout 端口的连接对象上，不用去翻模块内部逻辑；紧跟的 Port N (xxx) of <模块> is connected to <信号> 直接给出信号名。
查信号声明：全文搜该信号的声明语句，看到 reg、integer、real 任何一个就是命中根因；iverilog 报的 cannot be driven by a primitive 与 cannot be driven by a continuous assignment/module 是同一件事的两面——端口侧和 assign 侧都不接受 variable。
改声明并补三态：reg 改 wire 之后，检查每一处对这根线的 assign——不驱动分支必须是 'bz；原来用 always 块过程赋值灌激励的写法，要拆成「reg 存值 + assign 三态上总线」两件套。
复跑看三种总线状态：编译通过只是第一步，仿真里必须覆盖「模块驱动 / 对端驱动 / 双方让出」三种时刻，分别期待看到具体值、具体值、zz；看到 xx 就是总线竞争，查两方使能是否重叠。

五、预防清单

inout 只连 wire：例化带双向端口的模块前，先确认连接信号声明为 net 类型；测试台里尤其容易顺手写成 reg。
每个驱动方都带 z 分支：任何 assign bus = ... 驱动双向总线的语句，不驱动的条件分支必须输出 'bz，否则就是常驻驱动，必然撞车。
使能互斥先想清楚：多个驱动方的使能信号在时序上要互斥，仿真里看到总线 xx 先查使能重叠。
仿真可以，综合不行：FPGA 内部没有真实三态资源，这种写法只该出现在测试台和芯片引脚级；可综合逻辑内部要双向语义的，改用分开的 data_i/data_o/oe 三信号。

实验环境

机器/系统：Mac mini M4 / macOS 15
工具版本：Icarus Verilog version 13.0 (stable) (v13_0)
日期：2026-10-29
完整命令：iverilog -g2005 -o inout_bad.vvp inout_bad.v（报错复现，exit 3）；iverilog -g2005 -o inout_fixed.vvp inout_fixed.v && vvp inout_fixed.vvp（修复后复验，PASS）；另实测 iverilog -g2009 对同一错误文件仍报 inout 连接 error

代码获取

复现用源码（inout_bad.v 报错版、inout_fixed.v 修复版）与完整运行记录在公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/iverilog-inout-connect。装好 iverilog 后跑 iverilog -g2005 -o inout_bad.vvp inout_bad.v 复现报错，再对 inout_fixed.v 编译并 vvp 运行验证修复。

这一篇在知识体系里的位置

本篇是 EDA 报错排查系列中 iverilog 簇的一员：隐式线网声明问题看 iverilog implicit wire 排查，模块名拼错看 iverilog unknown module type 排查，语法级报错入口看 iverilog syntax near token 排查。开源工具链报错的总入口见开源 EDA 报错排查导航，整个系列的目录在 EDA 报错排查系列。

总结

iverilog inout 端口连接错误 的本质是把双向三态总线接到了不支持多驱动裁决的 reg 上：iverilog 在详细化阶段报 Inout port expression must support continuous assignment 并直接退出，换 SystemVerilog 模式也救不了。修法固定两步——连接信号 reg 改 wire，每个驱动方用 assign bus = en ? value : 'bz 三态驱动、不用时让出总线；复跑时按「DUT 驱动 / 对端驱动 / 双方高阻」三种状态验证，出现 xx 就回去查使能互斥。

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进阶

专家

iverilog inout 端口连接错误排查：Inout port expression must support continuous assignment ​

本文要回答的问题 ​

一、报错原文与现象 ​

二、根本原因：net 与 variable 的驱动模型不同 ​

三、修复与复跑验证 ​

四、排查清单 ​

五、预防清单 ​

实验环境 ​

代码获取 ​

这一篇在知识体系里的位置 ​

总结 ​