ADC 采样 量化：三步转换、Nyquist 定理、量化误差与架构选型
更新时间：2026-09-25。在 数字与模拟，世界的两种描述 里，现实世界的温度、声音、电磁波都是时间连续、幅值连续的模拟量，而芯片只擅长处理离散的 0 和 1。把这两个世界接起来的接口就是 ADC（Analog-to-Digital Converter，模数转换器）：麦克风、温度传感器、天线收到的信号要先变成数字码，MCU 和 DSP 才有东西可算。本篇讲清 ADC 采样与量化的完整过程、两个最重要的理论公式（Nyquist 与量化 SNR），以及工程上怎么在采样率、分辨率、功耗之间做选择。具体架构的深入分析可对照 SAR ADC 逐次逼近、流水线 ADC 多级流水、ΣΔ ADC 调制器。
本文要回答的问题
- 一次模数转换到底分几步？采样保持、量化、编码各自解决什么问题？
- Nyquist 采样定理为什么要求 fs > 2fmax？采样率不够会发生什么混叠？抗混叠滤波器放在哪、怎么设计？
- 什么是 LSB 和量化误差？为什么理想量化误差是 ±½ LSB？
- ADC 的信噪比公式 SNR ≈ 6.02N+1.76 dB 从哪来？ENOB 为什么往往低于标称位数？
- Nyquist 型 ADC 和过采样型 ADC 有什么区别？提高采样率能换来什么？
- SAR、pipeline、ΣΔ、flash 四种主流架构各自的速度、分辨率和典型应用是什么？
一、ADC 三步：采样保持 → 量化 → 编码
理想的 ADC 可以抽象成三个串行步骤。第一步采样（sampling）：用开关和电容以频率 fs 周期性地「截取」输入电压，把时间连续的信号变成时间离散的样本；第二步保持（hold）：在两次采样之间把截到的电压稳定在电容上，给后级电路留出比较时间，这两步合称采样保持（S/H，Track-and-Hold）；第三步量化（quantization）与编码（coding）：把保持住的电压和一组参考电平比较，归入最近的离散档位，再输出对应的 N 位二进制码。
三步对应两种「离散化」，别混在一起：采样是时间轴上的离散化，决定 ADC 能看多快变化的信号，由采样时钟 fs 决定；量化是幅值轴上的离散化，决定每个样本看得多精细，由位数 N 决定。一个 ADC 的核心规格——采样率（如 1 MS/s，每秒一百万次）和分辨率（如 12 bit）——正好分别描述这两步。编码本身通常不引入额外误差，它只是把量化档位翻译成二进制；但实际芯片里编码方式（二进制补码、格雷码等）会影响接口设计，数模反向过程可对照 R-2R 电阻网络 DAC。
把采样保持的工作过程细看一遍。跟踪阶段开关闭合，保持电容通过开关电阻接输入，电容电压按 RC 指数规律追赶输入；进入保持阶段开关断开，电容冻结在最后一刻的电压上。这给出一个速度约束：跟踪时间必须足够电容充到精度要求的误差以内。N 位转换要求误差小于 ½ LSB，即误差小于满幅的 1/2^(N+1)，需要的建立时间约为 (N+1)·ln2 ≈ 0.69(N+1) 个时间常数——12 位约需 9 个 RC，开关电阻和电容都不能随便取大。
还要注意采样保持不是理想开关。真实 MOS 开关有导通电阻、电荷注入和时钟馈通：开关断开瞬间，沟道里的电荷被挤进保持电容，产生与信号相关的误差电压；下极板采样等电路技巧就是为了把它与输入解耦。更关键的是孔径抖动（aperture jitter）：开关实际闭合时刻相对理想时刻有 ps 级随机偏差 tj，对频率 fin 的正弦信号造成的误差等效信噪比为 SNR_jitter ≈ −20lg(2π fin·tj)。代入数字：采 10 MHz 信号、抖动 1 ps，SNR 上限约 84 dB；若抖动恶化到 10 ps 就只剩 64 dB，相当于不到 11 位。这解释了为什么高速高精度 ADC 对时钟质量极其挑剔——高频输入下，几十 fs 的抖动就可能吃掉一位有效分辨率。
二、Nyquist 采样定理、混叠与抗混叠滤波器
采样率多高才够？Nyquist 采样定理给出明确答案：若信号最高频率为 fmax，只要采样率 fs > 2 fmax，样本就包含原信号的全部信息，可以无失真地重建；fs/2 称为 Nyquist 频率，输入超过它的成分无法被正确表示。
经典算例是 CD 音频：人耳上限约 20 kHz，理论下限 fs > 40 kHz，工程上取 44.1 kHz，留出余量给滤波器过渡带。再看一个反例：fs = 100 MHz 时采一个 70 MHz 的正弦波，70 MHz 超过 Nyquist 频率 50 MHz，它会「折叠」成 |70−100| = 30 MHz 的假信号出现在数字谱里，且事后无法用数字处理把它和真实的 30 MHz 区分开——这就是混叠（aliasing）。频率每跨过一个 fs/2 的整数倍边界就镜像折叠一次，所以 fs 选低了不是「看不清高频」，而是高频伪装成低频混进来。
一个生活化的混叠例子是电影里向前行驶的马车车轮看起来倒转：摄像机每秒采样 24 帧，轮辐转速接近帧率时，相邻两帧间辐条转过的角度被大脑按更小的角度差解释，于是得到反向慢转的错觉。工程采样完全同构。混叠一旦发生就不可逆转，唯一的办法是在采样前用抗混叠滤波器（anti-aliasing filter，模拟低通滤波器）把 fs/2 以上的成分压到足够小。这里立刻出现一个工程矛盾：fs 若只略大于 2fmax，滤波器要在 fmax 到 fs/2 之间完成从「几乎全过」到「充分抑制」的陡降，必须用高阶复杂模拟滤波器，成本高且引入相位失真。实际系统常把 fs 取得更高（如音频选 44.1 kHz 而非 40 kHz，工业采样常用信号带宽的 5~10 倍），用更宽的过渡带换取简单稳定的滤波器；更彻底的做法是下一节的过采样。
还有一种刻意「违反」Nyquist 的玩法叫欠采样（undersampling）：用窄带带通滤波器把信号限制在某个高频窄带内，再以低于载波频率、但高于两倍带宽的速率采样，利用混叠的折叠特性把高频信号搬到基带。通信接收机常用这一招直接中频采样，前提是前端带通滤波和 ADC 的输入带宽、抖动性能都撑得住载波频率——注意它违反的只是「fs 大于两倍载波频率」的朴素说法，对实际占据的带宽而言仍然满足 Nyquist。
三、量化：LSB、±½ LSB 误差与 SNR 公式
量化把连续幅值映射到有限档位。N 位 ADC 在满幅参考电压 Vref 内有 2^N 个档位，相邻档位的电压差就是 LSB = Vref / 2^N（Least Significant Bit，最低有效位对应的电压）。量化时输入被舍入到最近的档位，因此理想量化误差 e 均匀分布在 −½ LSB 到 +½ LSB 之间。
算一个具体数字：12 位 ADC、Vref = 3.3 V，则 LSB = 3.3/4096 ≈ 0.806 mV，任意输入的最大量化误差为 ±0.403 mV。参考电压本身也是精度的一部分：Vref 若有 1 mV 的噪声或温漂，它对结果的贡献直接按信号误差计，与量化误差同量级甚至更大，所以精密系统里参考源要单独选低漂移型号并加去耦。注意这里的 12 位若指单极性 0~3.3V；若输入是双极性差分信号，满幅是正负峰峰值，算 LSB 时要把摆幅口径对齐，这是读数据手册最常见的坑。
量化误差可近似为白噪声（信号足够繁忙、误差在 ±½ LSB 间均匀分布时成立），其功率为 LSB²/12。与满幅正弦信号的功率相比取对数，得到 ADC 领域最常用的公式：
SNR_max = 6.02 N + 1.76 dB
即每增加一位，理想信噪比提升约 6 dB。算例：12 位 ADC 的理论上限 SNR = 6.02×12+1.76 ≈ 74.0 dB；16 位音频 ADC 上限 ≈ 98.1 dB；24 位理论上可达 146 dB——但模拟电路的热噪声、抖动、非线性远在达到这个数字之前就接管了误差预算，所以「24 位」不等于真有 24 位精度。
除了噪声口径的 ENOB，数据手册还给出两类静态非线性指标，用于判断码跳变是否均匀。DNL（Differential Non-Linearity，微分非线性）衡量某个实际码宽与理想 1 LSB 的偏差：DNL = +1 LSB 意味着该码宽了一倍，DNL ≤ −1 LSB 则这个码根本不会出现（失码）。INL（Integral Non-Linearity，积分非线性）是 DNL 的累加，描述实际传输函数偏离一条最佳拟合直线的最大程度，12 位 ADC 的 INL 若为 ±2 LSB，意味着任意输入点可能有 1.6 mV 的系统性偏差。失调误差（整条传递曲线平移）和增益误差（斜率偏离）一般可校准，INL/DNL 则是架构与匹配工艺的硬本事；精密测量场合还要关注它们随温度的漂移。
衡量真实精度的动态指标是 ENOB（Effective Number of Bits，有效位数），由实测 SINAD（信号与噪声加失真之比）反推：
ENOB = (SINAD − 1.76) / 6.02
例如一个标 12 位的 ADC 实测 SINAD = 70 dB，则 ENOB = (70−1.76)/6.02 ≈ 11.3 位，说明失真和热噪声吃掉了约 0.7 位。选型时看 ENOB 和典型 SINAD 曲线，比看标称位数靠谱得多。
四、采样率、分辨率、功耗的权衡：Nyquist 型与过采样型
ADC 设计没有免费的午餐，三个指标互相牵扯：采样率越高，比较器和前置放大器必须在更短时间内建立，电流随之增大；分辨率越高，要求的模拟元件匹配精度和噪声水平越苛刻，速度和面积都要让步；功耗约束下，两者都要降级。一个常用的经验关系是 ADC 的品质因子 FoM = P/(fs·2^ENOB)，即每单位转换步消耗的能量，优秀设计在数十 fJ/step 以下。
按采样率相对信号带宽的倍数，ADC 分两大类。Nyquist 型的 fs 略高于 2 倍信号带宽，每个样本直接量化，输出码率等于采样率，SAR、pipeline、flash 都属此类。过采样型（oversampling）以远高于 Nyquist 的速率采样，过采样比 OSR = fs/(2fBW) 常取 64~256；量化噪声被摊到更宽的频带上，落在信号带宽内的噪声功率下降 OSR 倍，数字抽取滤波器再把带宽外的噪声滤掉并降采样，过采样加噪声整形的完整链路见 ADC 过采样与数字滤波。
先用一个算例体会过采样的降噪效果。假设信号带宽 1 kHz、原始 Nyquist 速率 2 kS/s，量化噪声功率为 LSB²/12，全部落在带宽内；若把采样率提高到 OSR=256（fs=512 kS/s），同样的噪声功率被均匀摊到 256 kHz 上，带宽内只留下 1/256，噪声电压降为 1/16，等效精度提高 2 位（6 dB 换 1 位，每 4 倍 OSR 换 1 位）。一阶 ΣΔ 调制器再对噪声做高通整形，带宽内噪声随 OSR³ 下降，OSR=256 时可再换十余位，这正是 1 位比较器做出 16~24 位音频的原因。
过采样有三重红利：其一，SNR 每提高 4 倍 OSR 增加约 6 dB（ΣΔ 调制器靠噪声整形可获得陡峭得多的提升）；其二，抗混叠滤波器可以做得很松，因为 fs 远高于信号带宽，过渡带极宽；其三，对元件匹配精度要求下降，能用朴素的 1 位量化器做出 16~24 位的有效分辨率。代价是高速调制器和复杂的片上数字滤波，以及只适合低频信号——音频 44.1 kHz 系统用 OSR=64 时调制器时钟约 2.8 MHz 毫无压力，但让它做 100 MHz 带宽就不现实了。两类 ADC 因此分占不同生态：高速度选 Nyquist 型，高精度低带宽选过采样型。
用 FoM 算一笔账：一个 12 位、ENOB=11.3、fs=1 MS/s、功耗 5 mW 的 SAR，FoM = 5mW/(10⁶×2^11.3) ≈ 2.0 pJ/step，属于普通水平；优秀的低速 SAR 可做到 10 fJ/step 以下。这个指标用来横向比较同代工艺、相近速度区间的设计很有效，但跨数量级比较时要小心：低频 ADC 的 FoM 天然占优，而高速设计的大量功率花在带宽和时钟上，不能简单说谁「更节能」。
五、主流架构选型：SAR、Pipeline、ΣΔ、Flash
四种主流架构的速度、分辨率和典型应用汇总如下，数字为常见工艺下的量级范围，具体型号以数据手册为准：
| 架构 | 典型分辨率 | 典型采样率 | 功耗/面积 | 典型应用 |
|---|---|---|---|---|
| Flash（并行） | 6~8 位 | 100 MS/s ~ 10+ GS/s | 功耗极高、面积随位数指数膨胀（2^N−1 个比较器） | 高速示波器前端、光通信、串行链路 |
| SAR（逐次逼近） | 8~18 位 | 1 kS/s ~ 10 MS/s | 功耗最低、面积小，每次转换需 N 个时钟周期 | MCU 内置 ADC、传感器采集、工业控制、便携设备 |
| Pipeline（流水线） | 10~16 位 | 10 ~ 250 MS/s（交织后更高） | 中等功耗，多级级联有延迟 | 视频、通信中频、医学成像、高速数据采集 |
| ΣΔ（过采样） | 16~24 位 ENOB | 信号带宽几百 Hz ~ 数 MHz | 模拟部分极简，数字滤波复杂 | 音频编解码、称重/压力传感器、精密测量 |
架构选择的逻辑可以顺着表格走。Flash 让所有比较器并行工作，一个时钟周期出结果，所以最快；但 8 位就需要 255 个比较器和庞大的电阻梯，再多一位数量翻倍，精度做不上去。SAR 反过来做时间上的文章：一个比较器反复用，二分搜索 N 次逼近输入，元件少、几乎只在转换瞬间耗电，12 位 1 MS/s 上下的场景几乎是它的一统天下，深入原理见 SAR ADC 逐次逼近。
Pipeline 在速度和精度间取中间路线：转换分多级流水，每级处理几位并把余量放大传给下一级，各级同时处理不同样本，吞吐率高，代价是数个周期的流水线延迟和级间增益精度问题，详见 流水线 ADC 多级流水。工程上还常用时间交织（time-interleaving）：把 2~8 个 SAR 或 pipeline 核并联，各用错相时钟轮流采样，吞吐率随核数倍增，但各核间的失调、增益和相位失配会在 fs/N 附近产生杂散，需要校准，这是现代高速示波器和宽带通信 ADC 的主流做法。ΣΔ 则彻底绕开元件匹配：高速 1 位量化加反馈把量化噪声推到高频（噪声整形），再由数字滤波器消除，以速度换精度，是音频和传感器调理的首选，详见 ΣΔ ADC 调制器。系统级的折中哲学（为什么不存在又快又准又省电的 ADC）也可回到 模拟电路为什么这么难 体会。
实际选型还要看数据手册里几个容易被忽略的字段。其一是输入带宽：一个标 100 MS/s 的 ADC，采样保持前端的小信号 −3 dB 带宽可能只有 70 MHz，采高频大信号前要查这条曲线。其二是输入类型和驱动：单端还是差分、是否要求高共模抑制、开关电容输入会在采样瞬间从信号源抽取瞬态电荷，通常要专用运放做缓冲并加 RC 抗混叠网络，驱动能力不够会直接表现为 ENOB 下降。其三是接口格式与数字侧供电：并行 CMOS 接口在百兆以上走线困难，JESD204 等高速串行接口已成高速器件主流。把这些和架构表一起评估，才算完成选型。
这一篇在知识体系里的位置
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总结
ADC 采样量化就是采样保持、量化、编码三步：采样把时间轴离散化，须满足 Nyquist 定理 fs>2fmax，否则高频成分折叠混叠成无法事后区分的假信号，只能靠采样前的抗混叠低通滤波器阻止（音频：20kHz 带宽取 44.1kHz）；量化把幅值归并为 2^N 档，LSB=Vref/2^N（12 位 3.3V 时 LSB≈0.806mV），理想量化误差 ±½ LSB，满幅正弦下 SNR≈6.02N+1.76 dB（12 位约 74dB），真实精度用 ENOB=(SINAD−1.76)/6.02 衡量；架构按「速度-精度」轴选：flash 最快但只到 6~8 位，SAR 低功耗覆盖 8~18 位低速场景，pipeline 主打 10~16 位百兆级，ΣΔ 以过采样噪声整形换 16~24 位低频高精度——采样率、分辨率、功耗三者永远在交换，没有免费的精度。