Floorplan 与电源规划：后端 80% 的成败在这一站定型（D2）
工具阶段流见 D1 Innovus，数据交接见 S3 布图布局；本篇给 floorplan 阶段可执行的摆放/电源/拥塞决策与检查项。入门概念见 布局规划是什么，IR 签核见 电源完整性 与 E4。floorplan 是最便宜的决策点，也是最贵的返工点。
一、为什么 floorplan 是「一错全输」的一站
place/CTS/route 都是在 floorplan 划定的几何框架里做局部优化。宏摆错位置会逼出贯穿芯片的长线，电源网格稀疏会在签核期才暴露 IR 热点，拥塞预算不足会让详细布线大面积 DRC。越往后改这些，越要回退重来：
二、宏单元（SRAM/硬核 IP）摆放
大宏单元通常禁止工具自由摆（placeBlockages/手动 fixed），遵循几条经验法则：
| 原则 | 做法 | 原因 |
|---|---|---|
| 靠边、靠接口 | 大 SRAM 沿 die edge / 靠近数据进出侧 | 缩短最长线，宏之间留出连续标准单元区 |
| 留出布线通道 | 宏与宏、宏与边界之间留 halo/channel | 宏 pin 引出和电源走线需要空间 |
| 按数据流排 | 流水线相邻 SRAM 沿数据方向顺序摆 | 让关键路径在几何上就短 |
| 别围出孤岛 | 避免宏把标准单元区切成难布线的凹形 | 凹区利用率高时必拥塞 |
配套约束：
- halo / keepout：宏周围禁布区，防止标准单元贴脸、pin 出不来；
- fence / region / bound：把某模块的逻辑约束在指定区域（
createFence硬边界 /createRegion软偏好），用于关键子系统聚簇，但 fence 过小会人为制造拥塞； - soft blockage：早期占位、后期允许填充，用于引导粗布局。
摆完先看飞线（flyline/ Ratsnest）与粗布局拥塞图：如果出现大量横穿整个 die 的飞线或宏旁连片深红，立刻重摆，成本最低。
三、标准单元区：row、track、利用率
- row / site：标准单元必须落在 site-aligned row 上，方向（flip row）决定阱连接与电源 rail 对接；
- track / pitch：布线轨道网格，引脚偏移与宏 pin 必须落在 track 上（off-grid pin 会导致详细布线违例）；
- 目标利用率：先进节点一般留到 60%~75%，留余量给 CTS 插的时钟缓冲、ECO spare cell、布线拥塞。追高利用率是新手最常见的死法——floorplan 85% 看着紧凑，CTS/route 后必爆。
利用率不是全局一个数：数据通路规整可以高，控制逻辑复杂、mux 多、局部热点要分区压低（setPlaceMode -congEffort 配合局部 density target）。
四、电源规划：ring / stripe / rail 与 IR-drop 预算
电源网络是 floorplan 阶段必须成形、签核阶段只能微调的结构：
| 结构 | 作用 | 设计要点 |
|---|---|---|
| core power ring | 围绕标准单元区的电源环 | 宽度按峰值电流/EM 定，先进节点多层环 |
| power stripe | 横纵贯穿的电源条带 | 间距由最大允许 IR 压降反推，高功耗区加密 |
| follow pin / rail | 每行标准单元的 M1/M2 电源轨 | 与单元 VDD/VSS pin 对齐 |
| macro power hook | SRAM/IP 单独电源连接 | 大电流宏单独算 EM，常加 power switch（UPF） |
预算逻辑：先有功耗地图（哪些模块电流大，来自 SAIF 活动率），再决定 stripe 间距/宽度，目标把静态 IR drop（电阻压降）+ 动态 IR drop（开关瞬间塌陷）压在预算内（常见 ≤ 5%~10% VDD，工艺/库给硬指标）。均匀布网格但不知道功耗地图，等于盲布——通常在 CPU/GPU/时钟缓冲聚集区欠密。
电源与 UPF 多电源域强相关：域边界的隔离/电平转换/电源开关单元位置要在 floorplan 预留，retention 区单独供电（见 电源域保持隔离）。签核阶段用 E4 类工具（Voltus/RedHawk）做静态/动态 IR-EM，回灌加密 stripe 或加 decap（去耦电容单元，见 IR-drop）。
五、早期拥塞预算与 floorplan DoD
不必等详细布线，**粗布局后的拥塞热图（congestion map / overflow）**就能预测能不能布通：全局布线（GRT）估算每个 GCell 的走线需求 vs 容量，连续高 overflow 区（>5%~10%）在详细布线几乎必爆 DRC。热点处置顺序：① 重摆制造热点的宏；② 局部降利用率/加 blockage；③ 反馈 RTL（该 SRAM 是否拆 bank、该宽总线能否换结构）——这正是 X1 交接契约里「floorplan 回灌架构」的回路。
Floorplan Definition of Done（进入 place 的放行条件）：
- 宏全部 fixed，无长飞线横穿、无凹形孤岛，pin 全 on-track；
- 利用率分区合理且整体留足 CTS/ECO 余量；
- 电源 ring/stripe/rail 连通、按功耗地图布、初步静态 IR 在预算内；
- 粗布局拥塞热图无连片 overflow；
- IO/电源域/特殊宏（PLL、模拟）位置与封装、ESD（ESD/IO）约束一致。
相关与延伸
- 同线：D1 Innovus 阶段流、D3 CTS；设计侧串扰签核见 crosstalk/SI。
- 数据交接：S3 布图、F2 LEF/DEF、F7 UPF。
- 设计侧：布局规划入门、IR-drop。
总结
Floorplan 是后端最便宜也最致命的决策点：宏单元靠边顺数据流、留 halo 通道、不造凹形孤岛，标准单元区守好 row/track 对齐并把整体与局部分区利用率留出 CTS/ECO 余量，电源 ring/stripe/rail 必须按真实功耗地图反推间距宽度、把静态加动态 IR 压进预算并为多电源域预留单元，再用粗布局拥塞热图在详细布线前逼出热点；只要宏位置、利用率、电源网格、拥塞这四项 DoD 不齐，就绝不放行进 place——后面任何工具都救不回一个定错的 floorplan。