摩尔定律与工艺节点：nm 数字到底指什么、为什么频率不再涨
更新时间：2026-09-05。本文是「集成电路大类 · 芯片设计」**入门层（beginner）**第三篇新正文。前面 一颗芯片里有什么 提到「先进工艺 7nm/5nm 在指甲盖硅片上做出百亿晶体管」，数字、模拟与混合信号 又提到「工艺越先进模拟越难做」。这一篇就把「工艺」这件事讲透：摩尔定律是什么、新闻里的「几 nm」到底在说什么、以及为什么 CPU 主频十几年前就停在 3~5GHz 不再翻番。制造侧细节见 流片与制造。
本文要回答的问题
- 「摩尔定律」到底是不是一条物理定律？它预测了什么？
- 手机芯片说「3nm」，这个 3 纳米是芯片上哪个东西的尺寸？
- 为什么 2005 年之后 CPU 主频不再翻倍，反而开始堆多核？
- 晶体管都小到原子尺度了，为什么还能继续做小？FinFET、GAA、EUV 是什么？
- 既然先进工艺好，为什么很多芯片还在用 28nm 这种「老掉牙」的工艺？
一、摩尔定律：一条自我实现的经济规律
1965 年，英特尔创始人之一戈登·摩尔（Gordon Moore）注意到一个趋势：集成电路上能容纳的晶体管数量，大约每 1~2 年翻一倍，同时单位晶体管的成本持续下降。后来这个节奏被通俗化为「每约 2 年翻一番」。
要特别强调：摩尔定律不是物理定律（不像万有引力那样必然成立），而是一条被产业界当作目标去兑现的经济与工程规律——因为每一代把晶体管做小，都能在同样面积上塞下更多电路、单管成本更低、速度更快、更省电，市场和巨额研发投入于是持续推动它「应验」。它更像全行业的共同路线图。
半个多世纪里，晶体管数量从几个（1971 年 Intel 4004 约 2300 个）增长到今天手机 SoC 的百亿级，翻了约 7 个数量级，这是人类工程史上最惊人的持续指数增长之一。
二、「7nm/5nm/3nm」到底指什么：一个已经名不副实的名字
这是最容易误解的一点。工艺节点（process node）的纳米数字，在今天并不等于芯片上任何一个具体结构的真实尺寸。
- 在早期平面工艺时代，节点数字大体对应晶体管的「栅极长度」或金属线「半间距」，比如 90nm 工艺的栅长确实在几十到 90nm 量级，名字和物理还对得上。
- 从 28nm/16nm 之后，晶体管的真实物理尺寸（栅长、鳍片尺寸等）和节点数字逐渐脱钩。如今的「7nm」「5nm」「3nm」本质上是一代工艺的代际名称 / 营销标签，用来表达「这一代比上一代在性能、功耗、面积（PPA）上好多少」，而不是「某处真的只有 3nm」。
更让人头疼的是各家代工厂的命名还不一致：台积电的 N7/N5/N3、三星的同名节点、英特尔一度把 10nm 改名「Intel 7」、7nm 改名「Intel 4」来「对齐」竞品——同样叫「7nm」，不同厂家的真实密度和性能可能差不少，数字不能直接跨厂比较。
| 大致年代 | 代际节点（营销名） | 标志性变化 |
|---|---|---|
| ~2000 | 180/130nm | 平面 MOSFET，铝→铜互连 |
| ~2005–2010 | 90/65/45/40nm | 频率墙出现，转向多核；高 k 金属栅 |
| ~2011–2015 | 28/22/16/14nm | 28nm 成为成熟工艺「常青树」；FinFET 登场（Intel 22nm Tri-Gate 2011） |
| ~2018–2022 | 7/6/5nm | FinFET 成熟；EUV 光刻大规模量产（5nm） |
| ~2022–2025 | 4/3nm | 密度继续提升，成本飙升 |
| ~2025+ | 2nm 及以下 | GAA（环绕栅极纳米片）量产，背面供电等新技术 |
三、频率为什么不涨了：Dennard 缩放的终结
很多人以为「工艺越先进，CPU 就该越超频」。事实上，消费级 CPU 主频从 2005 年前后达到 ~3–4GHz 后就基本停滞了，这背后是另一条和摩尔定律配套的规律——Dennard 缩放（Dennard scaling）——的失效。
1974 年 Dennard 等人提出「恒定电场缩放」：当晶体管尺寸缩小为 1/κ 时，如果工作电压也按比例缩小为 1/κ，那么每个晶体管的开关功耗会降到约 1/κ²、速度却提升约 κ 倍，而单位面积的功耗（功耗密度）保持不变。在那个黄金年代，这意味着「晶体管变小 → 可以同时要更多、更快、还不更热」，频率一路狂飙。
但这套缩放在 2000 年代中期走到了头：
- 电压降不下去了。要让晶体管可靠导通/关断，阈值电压和电源电压不能无限降（降到 ~0.7~1V 附近后，再降会导致「关不紧」、亚阈值漏电剧增）。电压不按比例降，单管功耗就不再按 κ² 下降。
- 漏电与发热失控。晶体管小到一定程度，即使「关断」也有电流泄漏（漏功耗），加上密度暴涨，功耗密度急剧上升，撞上散热极限（「功耗墙」）。
- 结果：再拉高主频，功耗和温度会指数级恶化，厂商不敢再让单核频率翻倍。
于是行业换了赛道：既然单核算力「又热又不划算」，就塞多个核并行、并为特定负载加专用加速器（GPU、NPU、ISP、视频编解码等），同时靠先进工艺在同等功耗下集成更多电路、或让同等任务更省电。这也解释了 一颗芯片里有什么 里为什么现代 SoC 是「CPU+GPU+NPU+一堆专用 IP」的大杂烩。
四、晶体管怎么续命：从平面 MOSFET 到 FinFET 再到 GAA
晶体管小到 28nm 以下后，栅极「关不紧」、漏电失控成了大问题。为了让栅极对导电沟道的控制更强，晶体管的立体结构发生了两次关键演进：
| 结构 | 大致代际 | 长什么样（直觉） | 解决什么 |
|---|---|---|---|
| 平面 MOSFET（planar） | 28nm 及以前 | 沟道是硅片表面一道平面，栅极从上面盖住 | 经典结构，缩到 28nm 后漏电难控 |
| FinFET（鳍式场效应管） | 约 16/14nm ~ 3nm | 沟道立成一片像「鱼鳍」的硅墙，栅极从三面抱住鳍片 | 栅极控制更强、漏电大减，是过去十余年主力 |
| GAA / 纳米片（gate-all-around） | 约 3nm/2nm 起 | 沟道是几根水平纳米片/纳米线，栅极从四面包围 | 比 FinFET 控制更彻底，续上先进节点 |
你不用会设计这些结构，关键是建立一个概念：「摩尔定律」早就不只是把晶体管等比缩小，而是靠材料（高 k 金属栅）、结构（Fin→GAA）、封装（Chiplet，见 封装与 SI/PI）等多方面创新硬撑着延续。
五、光刻与光罩：为什么先进工艺这么贵
把设计「印」到硅片上靠光刻（lithography）：用光透过**光罩/掩膜（mask）**把电路图案投影到涂了光刻胶的晶圆上，再刻蚀成形。光罩极其昂贵（一套先进工艺光罩可达数百万到上千万美元，是 一颗芯片成本账 里 NRE 的大头）。
- 波长是瓶颈：浸没式光刻用 193nm（ArF）波长的光，而要刻的线宽远小于波长，就像用粗马克笔画细线。
- 多重曝光（multi-patterning）：在 7nm 等节点，用 193nm 光靠「同一层拆成多张光罩、多次曝光、计算补偿」硬凑出更密图案，但工序多、良率低、成本高。
- EUV（极紫外光刻，13.5nm 波长）：波长大幅缩短，能一次曝光出更精细的图案，显著简化多重曝光、提升良率，是 7nm 改进版/5nm 及以下的关键。但 EUV 光刻机是人类最复杂的商用设备之一（单台上亿美元，ASML 独家供应），这直接推高了先进工艺门槛——也是 EDA 产业格局 里「先进制造高度集中在少数几家 Foundry」的物理原因之一。
六、那为什么很多芯片还在用「老」工艺：先进 vs 成熟的成本账
既然 3nm 又快又省电又密，为什么电源芯片、车规芯片、大量 IoT 芯片还在用 28nm/40nm 甚至更老的工艺？因为选工艺看的是 PPAC + 成本/风险的综合账：
- 先进工艺 NRE 极高：一次 3nm 流片的设计、验证、光罩、EDA 成本动辄数千万到上亿美元，只有出货量极大（手机旗舰、高端 GPU）才摊得薄（见 一颗芯片的成本账）。
- 成熟工艺便宜、稳、够用：28nm 被称为「常青树」——成本低、良率高、模拟/IO 性能好，对电源、射频、MCU、车规等不需要最密数字逻辑的产品反而最合适。
- 模拟/电源不追新节点：高电压、大电流、模拟精度在成熟工艺上更好做，数字、模拟与混合信号 里说的「模拟不受益于先进节点」正源于此。
- 风险：越先进，设计规则、签核、供应链风险越复杂。
行业用 PPAC（Performance 性能、Power 功耗、Area 面积 / Cost 成本） 来衡量一代工艺值不值得用——不是越先进越好，而是匹配产品出货量和需求的工艺最好。
七、这一篇在知识体系里的位置
- 想知道这些晶体管在晶圆上是怎么一层层造出来、怎么流片封装的 → 流片与制造、版图数据 GDSII/OASIS；
- 想理解为什么工艺先进了却更要拼低功耗 → 芯片功耗从哪来、功耗与电源完整性；
- 想知道先进工艺对后端时序/物理设计的影响 → 时序分析 STA、物理实现；
- 想知道先进制造为何高度垄断、EDA 在其中的角色 → EDA 产业格局、产业链分工；
- 想了解不靠等比缩小、靠封装继续提升集成度的路线 → 封装与 SI/PI。
总结
一句话总结：摩尔定律是「晶体管集成度约每两年翻倍、单位成本持续下降」的经验/经济规律而非物理定律；今天新闻里的「7nm/5nm/3nm」早已不代表任何真实物理尺寸，而是一代工艺的代际标签、且各家命名不可直接比；Dennard 电压缩放在 2005 年前后撞上漏电与功耗墙，使单核主频止步于几 GHz，行业转而靠多核、专用加速器和异构 SoC 要性能，并通过 FinFET→GAA 结构革新、EUV 光刻等硬续集成度——但先进工艺 NRE 极高，因此选工艺看 PPAC 与出货量，成熟工艺在模拟、电源、车规、IoT 等领域仍是最优解，并非越先进越好。