ADC/DAC 的数字接口与选型：数字工程师要对接什么
更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」入门层（beginner）数字逻辑基础第九十三篇。混合信号边界讲了 ADC/DAC 是数字世界和物理世界的翻译官；这一篇不设计模拟电路，只讲数字侧必须懂的采样/量化原理、几类 ADC 结构的取舍、以及怎么和它们握手与选型。
本文要回答的问题
- 采样率为什么必须是信号最高频率的两倍以上？混叠是什么？
- N 位量化误差有多大，为什么 ADC 精度常用 ENOB 衡量？
- SAR、ΣΔ、Flash、Pipeline 各适合什么速率和精度？
- ADC 转完一拍数据怎么通知数字（EOC）？SPI/并行/JESD204 怎么选？
- 多采样取平均为什么能提高分辨率？DAC 有哪些数字友好的实现？
一、采样与奈奎斯特：采样不够快，高频就「冒充」低频
对连续信号每隔 Ts 取一个点，采样率 fs=1/Ts。奈奎斯特定理要求 fs > 2·fmax（信号最高频率），高于 fs/2（奈奎斯特频率）的成分会折叠到带内、混叠（aliasing）成无法区分的假低频。所以 ADC 前一般加抗混叠模拟低通滤波器，把 fs/2 以上内容先滤掉。实际工程采样率取信号带宽的 5~10 倍以上，给滤波器留过渡带。ΣΔ 类则故意用很高的过采样率（OSR）把量化噪声推到高频再数字滤除（见 PDM 音频）。
二、量化、LSB、SNR 与 ENOB
N 位 ADC 把满量程电压 FSR 分成 2^N 级，1 LSB = FSR/2^N。实际电压落在某个离散码上产生不超过 ±1/2 LSB 的量化误差（量化噪声）。理想 N 位 ADC 的信噪比：
SNR_max(dB) ≈ 6.02·N + 1.76
12 位理想约 74dB。真实 ADC 受热噪声、非线性、时钟抖动影响达不到理论值，用 ENOB（有效位数）=(SINAD−1.76)/6.02 表示「实际相当于多少位」，数据手册给的 ENOB 往往比标称位数低。分辨率（能分多细）不等于精度（测得准不准），还要看 INL/DNL、偏移、增益误差。
三、四类 ADC 结构与适用区间
| 结构 | 速度 | 精度 | 特点/适用 |
|---|---|---|---|
| SAR 逐次逼近 | 中（kS/s~数 MS/s） | 8~18 bit | 一个比较器+CDAC 电容阵列+逐次逼近寄存器，每个时钟用二分搜索确定 1 位（N 位要约 N 拍）；功耗低、面积小、易多路复用，最通用（传感采集、微控制器内置 ADC） |
| ΣΔ（Sigma-Delta） | 低 | 16~24 bit | 过采样+噪声整形+数字抽取滤波，把分辨率做得极高，适合音频、称重、温度等低速高精度；输出常是 1bit 高速流（PDM） |
| Flash 全并行 | 极高（GS/s） | 低（6~8 bit） | 2^N 个比较器一次出结果，面积/功耗爆炸，用于高速示波器、光通信前端 |
| Pipeline 流水线 | 高（百 MS/s~GS/s） | 8~14 bit | 多级每级出几位并流水，兼顾高速与精度，用于视频/通信 |
数字侧接得最多的是 SAR：理解它的「启动转换—逐位—转换结束」节拍即可。
四、数字接口与转换握手
- 控制/状态：
START/CONVST启动一次转换，转换中 BUSY 拉高，完成后 **EOC（End Of Conversion）**拉低/置标志（可接中断），数字再读数据寄存器——这是一个典型的请求/完成握手（呼应 valid/ready）； - 数据接口：低速 SAR 走 SPI（FPGA SPI ADC 有完整从控实现）、采样率高用并行总线、多通道音频用 I2S/TDM、GS/s 宽带系统用 JESD204（多 lane 串行+确定性同步）；
- 采样时钟：fs 由定时器/时钟分频精确产生（呼应定时器/PWM、DDS）；时钟抖动会直接恶化高频采样的信噪比；
- 过采样提分辨率：对慢信号以更高 fs 采多次再数字平均/抽取，白噪声被 √N 平滑，每 4 倍过采样+平均约多 1 位有效分辨率，常用软件均值/中值去噪。
五、DAC 与选型清单
数字友好的 DAC：R-2R 梯形电阻网络（纯电阻分压、可片上集成）、ΣΔ/1bit 流（音频）、以及最便宜的 PWM + RC 低通（用占空比近似模拟电压，混合信号入门提过）。
选型按清单核对：①需要的采样率（≥2.5~10 倍信号带宽，配抗混叠）；②分辨率/ENOB 与精度（INL/DNL）；③通道数与同步（是否多通道同时采样需 S&H）；④输入范围/单端差分/基准源；⑤接口（SPI/并行/I2S/JESD）；⑥功耗与封装。数字侧用定点数概念理解码值与电压的换算（code/VFSR），避免溢出和符号位错误。
与现有篇目的衔接
- 前置：混合信号边界（ADC/DAC 概念）、数字 vs 模拟、数制/定点
- 接口：SPI ADC 实战、I2S/TDM/PDM 音频、中断/DMA
- 配套：DDS 频率合成/采样时钟、PWM 当 DAC、频率测量/定时器
总结
一句话总结：ADC/DAC 是数字系统与连续物理量之间的翻译，数字工程师虽不设计模拟前端，却必须掌握其对接与选型：采样要满足奈奎斯特（采样率大于信号最高频率两倍），否则带外成分会混叠成假低频，需前置抗混叠低通并通常留 5~10 倍带宽余量；N 位量化把满量程分成 2 的 N 次方级、1LSB=FSR/2^N、量化误差约 ±1/2LSB，理想信噪比≈6.02N+1.76dB，真实性能用受噪声/非线性/时钟抖动折损后的 ENOB 有效位数衡量；结构按速率精度选——SAR 用比较器加电容 DAC 逐位二分搜索、中速中高精度低功耗最常用，ΣΔ 靠过采样和噪声整形实现低速极高精度（音频/传感、输出 1bit PDM 流），Flash 全并行最快但精度低、Pipeline 兼顾高速中高精度；握手是 START 启动、BUSY/EOC 通知转换结束再读数，数据接口按速率从 SPI、并行、I2S/TDM 到高速 JESD204 选择，采样时钟由定时器/分频精确生成、其抖动直接影响高频 SNR，对慢信号 4 倍过采样取平均约多 1 位有效分辨率；DAC 可用 R-2R 网络、ΣΔ 或 PWM+RC 低通；选型按采样率、ENOB 与 INL/DNL、通道与同步、输入范围与基准、接口、功耗逐项核对，码值与电压换算用定点数概念处理。