SiP 系统级封装：把多颗芯片和无源器件合封成一个系统
更新时间：2026-09-25。在 SoC 与芯片的区别 里，我们把 SoC 形容成「一座把所有功能车间都盖在同一块硅上的工厂」。但现实产品里还有另一条路：处理器、存储、射频前端、电源管理各自用最适合自己的工艺造好，再连同电阻电容一起，封进同一个封装壳，对外只露出一个器件——这就是 SiP 系统级封装。本篇是 封装入门 之后面向系统集成的一篇，讲清楚它里面到底装了什么、怎么装、为什么手表耳机和无线模组几乎离不开它。
本文要回答的问题
- SoC 是把系统做进一颗芯片，SiP 系统级封装又是怎么做系统的？两条路各自吃什么亏、占什么便宜？
- 一颗 SiP 里除了几颗 die，还塞进了哪些东西？基板、无源器件、屏蔽罩各起什么作用？
- 并排摆放和上下堆叠分别适用于什么场景？手机里应用处理器加存储的 PoP 是怎么叠的？
- 为什么同一个封装里既要引线键合又要倒装？嵌入式基板「嵌入」的是什么？
- SiP 缩短开发周期、缩小 PCB 面积的好处背后，代价是什么？成本、测试、散热、良率各有什么坑？
一、两条做系统的路：SoC 一颗全做，SiP 合封一个系统
完成一个电子系统，历史上有两个极端。早期是板级方案：处理器、内存、射频芯片、电源芯片各自独立封装，焊在一块 PCB（印制电路板）上，靠板上走线互连，系统的体积等于所有器件占地之和。SoC 走到另一个极端：用系统级芯片的思路，把能集成的模块全部做进同一块硅，追求最小的单板器件数。
SiP（System in Package，系统级封装）卡在中间：它仍然由多颗各自独立的 die 组成，但把这些 die、它们之间的互连，乃至外围的无源器件，统统收进同一个封装内部。 对主板来说，SiP 就是一颗器件；掀开盖子，里面却是一个五脏俱全的小系统。注意区分一个相近的说法：SiP 是封装内集成，系统功能在封装边界以内就已经闭合；而把多颗封装并排焊在板上仍是板级方案，不叫 SiP。
| 维度 | SoC（一颗芯片全做） | SiP（多 die 合封系统） |
|---|---|---|
| 构成 | 单一 die 上集成全部模块 | 多颗 die + 无源器件，同一基板同一外壳 |
| 工艺 | 所有模块迁就同一个 CMOS 节点 | 各 die 可分别用最适合的工艺（逻辑/存储/射频） |
| 互连距离与性能 | 片上互连，最短最快 | 封装内互连，短于板级但有寄生参数 |
| 开发周期 | 长，全芯片一次流片、一次验证 | 短，die 可并行开发、复用成熟裸片 |
| 灵活性 | 定型后难改 | 可更换其中某颗 die 衍生型号 |
| 集成度与面积 | 硅内集成度最高 | 占封装面积，远小于板级但大于单 die |
| 良率模型 | 任一模块缺陷拖垮整颗大芯片 | 各 die 良率独立，先测后封可剔除坏 die |
| 典型场景 | 手机应用处理器主芯片、PC 处理器 | 可穿戴、无线模组、射频前端、PoP 存储叠层 |
一句话概括取舍：SoC 用「所有模块共用一种工艺」换最高集成度；SiP 用「封装内多器件集成」换异构自由和上市速度。 二者也不是对立关系——手机里应用处理器本身是 SoC，它和上面叠着的移动内存合起来，又是一个典型 SiP。
二、一颗 SiP 里都有什么：剖面图拆开看
下图把一颗典型 SiP 沿纵向剖开。读图时从下往上看：最底下是对外的焊球，中间是承载一切的基板，基板表面和内部容纳了 die、键合线、贴片无源器件，最上面是屏蔽与保护结构。
- 封装基板（substrate）：SiP 的「微型主板」，通常是 4 到 8 层的有机积层基板，层间有微孔连通，表面做焊盘。die 之间、die 与无源器件之间的大量互连，在基板走线里完成，不必经过外部 PCB。
- 多颗 die：少则两三颗，复杂无线 SiP 可达 5 颗以上——应用处理器或微控制器、闪存、射频收发、电源管理、滤波器等，每颗来自不同的晶圆厂、不同的工艺节点。
- 贴片无源器件：电阻、电容、电感直接贴在基板表面（见第五节），这是 SiP 与普通多芯片封装最显眼的区别之一。
- 屏蔽与保护：射频类 SiP 顶部加金属屏蔽罩（shielding can）防止对外辐射和外界干扰；整体再用塑封料（molding compound）灌封保护。
- 对外焊球：底部排成阵列的 BGA 焊球或 LGA 焊盘，是这颗「系统」与主板之间唯一的电气接口。
一个可参考的构成数字：一颗手机用无线模组 SiP，典型包含 3 到 5 颗 die、30 到 80 颗贴片无源器件、4 层基板，整体边长只有几毫米到十几毫米；若把同样的功能铺在 PCB 上，占用面积常是 SiP 的 3 到 5 倍。
三、并排与堆叠：两种基本组装方式
多颗 die 装进同一封装，几何上只有两种基本摆法，实际产品常常混用。
并排（side-by-side）：各 die 平铺在基板表面，彼此水平相邻。优点是每颗 die 都直接贴基板、散热路径独立，贴装和检查都简单，die 数量多时扩展性好；代价是封装的水平面积等于各 die 面积之和再加上间距。电源管理、射频收发这类多颗功能 die 的组合，多采用并排。
堆叠（stacked）：die 上下叠放，用极薄的胶膜隔开，通过键合线或硅通孔垂直互连。优点是省水平面积、垂直互连短；代价是叠得越高工艺越难，下面 die 的散热也更差。闪存里多颗存储 die 叠 8 层、16 层就是堆叠的极端例子。
手机里最常见的堆叠是 PoP（Package on Package，封装上叠封装）：下层是应用处理器封装，上层是移动 DRAM（LPDDR）封装，两者各自先独立封测合格，再在主板组装时上下扣合，通过标准焊球阵列连通。PoP 严格说是封装级的堆叠组合，被广泛归入 SiP 集成范畴。它的巧妙之处在于内存和处理器可以分别采购、分别换代——今年换容量更大的内存，不必动处理器封装——同时内存紧贴处理器，走线短，满足高速总线对信号完整性的要求。
四、引线键合与倒装混用，嵌入式基板往里面塞东西
die 固定到基板上并完成电气连接，主流是两种工艺，而 SiP 经常在同一颗封装里把两者混用。
引线键合（wire bonding）：die 正面朝上粘在基板上，用细如发丝的金线、铜线把 die 四周焊盘逐根连到基板焊盘。工艺成熟、成本低、可连接的 die 厚度和尺寸范围宽，但键合线要占四周面积，高频信号走长线还有寄生电感。详见封装入门中的介绍。
倒装（flip chip）：die 正面先长好凸点（bump），翻转过来面朝下直接扣在基板上，凸点既是机械支撑又是电气通道。连接路径短、电感低、可铺满整个 die 面，适合高速处理器和电源回路；但需要基板有对应精细的焊盘和底填工艺，成本更高。
混用是 SiP 的常态：承担高速运算的主 die 用倒装，追求电气性能；外围的电源、射频、控制 die 用引线键合，控制成本。 一个封装里两种 die 座和两套互连工艺并存，正是 SiP 区别于单一存储封装的工艺特征。
再进一步是嵌入式基板（embedded substrate / 嵌入式器件基板）：不再把 die 和元件只摆在基板表面，而是在基板压合时就把它们埋进内层——把 die 或电阻、电容嵌进芯板空腔，再上下积层、激光打孔引出。好处有三：表面腾出空间给更多器件，封装可以做薄；埋入的元件被基板保护，可靠性高；互连从器件顶面直接打孔引出，路径极短。智能手表、耳机里对厚度以零点几毫米计较的 SiP，大量采用嵌入式基板。
五、表面贴装 0402/0201 无源器件与屏蔽罩
打开一颗射频或可穿戴 SiP，基板表面密密麻麻的小方块就是贴片无源器件。它们用英制规格命名，数字对应长和宽：
| 规格（英制） | 公制尺寸约 | 在 SiP 里的角色 |
|---|---|---|
| 0402 | 1.0mm × 0.5mm | 通用去耦、匹配，较大容量的电容 |
| 0201 | 0.6mm × 0.3mm | 高密度 SiP 的主流，电源去耦、射频匹配 |
| 01005 及更小 | 0.4mm × 0.2mm 以下 | 手表、耳机等极限尺寸产品 |
这些电阻、电容、电感承担电源去耦（滤除瞬间电流波动）、射频阻抗匹配（让天线和芯片阻抗对齐）、滤波等工作。板级方案里它们焊在主板上，占用的是整机面积；SiP 把它们搬进封装内，主板只需为一颗封装留地。贴装 0201 已经要求高精度贴片设备和钢网印刷，01005 则接近常规贴装的极限，良率管理难度随尺寸指数上升——越小的器件，立碑（一端翘起）、偏移、丢失的概率越高。
射频类 SiP 还离不开屏蔽罩：一个冲压金属盖扣在基板上并接地，把容易辐射的射频 die 和功率器件罩住，既防止它们干扰同设备里的敏感电路，也抵御外界电磁干扰。部分产品不用整罩，而采用 conformal shielding（ conformable 屏蔽）——塑封之后直接在封装外表面溅射一层金属薄膜，省掉金属盖的高度和占地区间，手表耳机里更常见。
六、典型应用：手机、手表、耳机与无线模组
SiP 的渗透规律很清晰：越是对体积、厚度和上市速度敏感的产品，越是 SiP 的主场。
- 手机：应用处理器（SoC）与移动 DRAM 的 PoP 叠层是标准配置；射频前端把功率放大器、开关、低噪放、滤波器合封成前端模组 SiP，一颗替换过去十几颗器件，5G 频段越多，这种合封越普遍。
- 智能手表：表体厚度通常只有 10 毫米上下，内部要塞下应用处理器、电源管理、传感器、存储和电池。整机 SiP 往往含 4 到 6 颗 die、上百颗无源器件，大量器件埋入基板，配合薄膜级电磁屏蔽，把主板面积压到指甲盖大小。
- 无线耳机：耳机柄或耳塞空间以立方毫米计，蓝牙 SoC、电源管理、闪存、晶振、麦克风周边器件合封成 SiP，配合电池和扬声器才能塞进去；左右耳完全一致的 SiP 也简化了整机制造。
- 无线通信模组：Wi-Fi、蓝牙、GNSS 定位、蜂窝模组把基带、射频、收发、晶振、匹配网络全封进一颗 SiP，设备厂商把它焊上主板、接上天线就获得完整通信能力，模组本身也能卖进成千上万种产品。
这些场景有个共同点：系统厂商买到的不是一颗裸芯片，而是一个功能已经闭合、由封装厂保证互连和射频指标的子系统。还有一个常被忽视的细节：SiP 的认证可以复用。一款无线 SiP 一次通过各国射频法规认证后，所有采用它的整机都能沿用这份认证结果，不必每个终端型号重新送检——对要把同一颗通信模组铺进上百种设备的厂商，省下的认证费用和时间往往比省几颗电阻钱可观得多。这也是模组厂愿意承担复杂集成、而整机厂乐于直接采购的现实动因。
七、SiP 的三大优势：周期、异构工艺、面积
缩短开发周期。 SoC 路线要等所有模块在同一颗芯片上集成、一次流片回来才能联调，一次流片加两三个月周期，返工代价极高。SiP 里各 die 可以并行开发，成熟 die（如电源管理、接口芯片）直接复用现成裸片，新功能只重做其中一颗；系统联调在封装内进行，一款新产品的硬件周期常能压缩数月。这对一年一代、甚至一年两代的消费电子是决定性的。
异构工艺各自最优。 数字逻辑追先进 CMOS 节点，射频要特殊化合物或专用工艺，嵌入式闪存、DRAM、电源功率器件各有各的最优制造方法，硬塞进同一种 SoC 工艺往往要付出性能或成本代价。SiP 让每颗 die 独立选工艺，用封装技术把它们缝合成系统，这正是「异构集成」的本义。先进封装方向上，扇出型晶圆级封装进一步把这种集成做到晶圆尺度，可参阅今日并行稿 扇出型晶圆级封装；而混合键合把 die 间互连密度推上新台阶，见 混合键合与 SOIC。
降低 PCB 面积与系统复杂度。 板上几十上百颗器件合并为一颗，PCB 布线层数、面积、装配工序同步下降；器件间的高速或射频互连收进封装，由封装厂用受控阻抗的基板保证，主板设计难度也明显降低。对设备厂商，这等于把最难的微型化设计外包给了封装环节。
八、代价：成本、测试、散热与良率
SiP 不是免费的午餐，四个挑战在量产中反复出现。
成本结构上移。 基板积层、倒装、嵌入式器件、高精度贴片、屏蔽工艺样样不便宜，加上封装厂的集成溢价，单颗 SiP 的封装成本占器件总成本比例明显高于普通封装。只有产品出货量足够大、省下的 PCB 面积和装配成本能覆盖时，账才划算。
测试更复杂。 多颗 die 合封后，既要在合封前做裸片测试（known good die，KGD，确保封进去的每颗都是好片），又要在合封后做系统级测试。裸片测试不如封装后测试好做，而系统级测试要覆盖所有功能组合，测试方案开发成本高。任一颗 die 的测试逃逸，都会在合封后才暴露，浪费整颗封装。
散热受限。 多颗发热 die 挤在小体积里，堆叠时下面 die 的热量还要穿过上层才能散出，热点集中。可穿戴设备没有风扇，全靠热传导到外壳，热设计往往决定封装能持续跑多高性能。
良率是乘法。 假设合封 5 颗 die，即便每颗良率都高达 99%，全部合格的系统良率也只有 0.99⁵≈95%；再叠加贴片和组装良率，系统良率会进一步下降。应对办法正是 KGD 筛选（坏 die 在合封前剔除）和可修复设计，但这又回到测试成本。理解 SiP 经济性的关键公式是：系统良率约等于各环节良率的连乘积，器件越多，对每道工序良率的要求越苛刻。
这一篇在知识体系里的位置
- 想弄清 SiP 与 SoC 概念的根源 → SoC 与芯片的区别；
- 想补封装基础：基板、引线键合、倒装、焊球 → 封装入门；
- 想看 SiP 之后异构集成往哪走 → 今日并行稿 扇出型晶圆级封装 与 混合键合与 SOIC；
- 想从产业视角看先进封装的位置 → 芯片制造概览。
总结
SiP 系统级封装放弃「一颗芯片全做」，把处理器、存储、射频、电源等多颗可各自选用最优工艺的 die，连同 0402/0201 贴片无源器件一起装进多层基板：die 之间或并排或堆叠（手机处理器加内存即 PoP），高速 die 倒装、外围 die 引线键合，超薄产品再用嵌入式基板与薄膜屏蔽；它以封装成本、系统级测试、集中散热和良率连乘为代价，换来异构工艺各自最优、开发周期显著缩短和 PCB 面积成倍下降，因此成为手表、耳机、无线模组和射频前端的标准集成方式。