FPGA移植前期检查清单：ASIC设计转FPGA原型验证的18项差异核查
把一个能跑仿真的 ASIC RTL 直接丢进 FPGA 综合器，十有八九会撞上资源爆掉、时序收敛不了、功能跑不对这三类问题。原因不是 RTL 写得差，而是 ASIC 和 FPGA 是两种载体：前者想画什么电路画什么，后者只能在固定的 LUT、触发器、BRAM、时钟资源上"凑"出你要的功能。这份 FPGA移植前期检查清单 把移植前必须过的差异项按五组列成 18 条，逐条给判定方法和不改的后果，适合在立项评审或移植启动会上逐项打勾。相关背景可以先看 FPGA与ASIC的区别 和 FPGA原型验证全流程。
本文要回答的问题
- ASIC RTL 搬到 FPGA 之前，到底有哪些"必然要改"的差异点？
- 每个差异点怎么快速判定自己的设计有没有踩中？
- 不改就直接上 FPGA，各自会换来什么具体后果？
- 移植工作量怎么从这份清单估算出来？
一、五组差异总览
下面这张图把 18 项检查按 ASIC→FPGA 差异的来源分成五组：时钟与存储器是"结构性差异"（FPGA 资源形态决定的，必须改），模拟与工艺相关是"载体差异"（FPGA 里根本没有对应物），复位与初始化和资源性能是"行为差异"（两边默认值和容量都不一样）。
读这张图抓住一条主线：五组的"改造性质"不同——前两组是改写 RTL，第三组是做可替换的模型边界，后两组是定目标和验收口径。评审时建议按组过，每组的负责人不一样（时钟组给前端/后端接口人，资源组给 FPGA 工程师）。
二、时钟组（第 1–4 项）
时钟是移植翻车的头号来源。ASIC 里门控时钟、PLL 分出来的任意频率、几十上百个时钟域都是家常便饭；FPGA 的全局时钟网络（BUFG 之类）只有几十根，且强烈偏好"一个时钟 + 时钟使能"的写法。
| 检查点 | 怎么判 | 不改的后果 |
|---|---|---|
| 1. 门控时钟 | grep RTL 里的 clk & en、assign gated_clk，或综合报告里的 clock gating cell | 综合器把门控逻辑塞进 LUT，时钟偏移（skew）失控，hold 违例成批出现 |
| 2. PLL/分频器 | 找工艺库 PLL/DLL 实例、行为级 #delay 分频 | 例化不了直接编译报错，或黑盒漏接导致功能静默错误 |
| 3. 多时钟域树 | 数设计里独立时钟个数与层级 | 超出 FPGA 全局时钟资源后被迫走普通布线，频率直接腰斩 |
| 4. 衍生时钟约束 | 检查原 SDC 是否假设了 ASIC clock tree | 没有 create_generated_clock 约束，时序分析漏掉跨域路径 |
门控时钟的标准改法是换成时钟使能：always @(posedge clk) if (en) q <= d;，让综合器推断成带 CE 端的触发器。数量大时可以借助工具自动转换（各大厂综合器都有 gated clock conversion 选项），但转完要跑形式等价验证确认没改坏。
三、存储器组（第 5–7 项）
ASIC 的 SRAM 是 memory compiler 生成的硬核宏，端口行为（读老数据还是新数据、写穿通）由宏的 datasheet 定义；FPGA 只有 BRAM/分布式 RAM 两种资源，行为受器件限制。
| 检查点 | 怎么判 | 不改的后果 |
|---|---|---|
| 5. memory compiler 宏 | 例化名单里找 sram_*、rf_* 等宏单元 | 黑盒无法综合，整个模块被架空 |
| 6. BRAM 推断风格 | 检查 RTL 存储写法是否符合推断模板（同步读、无异步复位） | 综合成触发器阵列，几百 KB 的 RAM 吃掉几十万 LUT，资源爆掉 |
| 7. 双口/位宽对齐 | 对比宏端口行为与目标 BRAM 真双口/简单双口能力 | 读写冲突时新老数据行为不一致，偶发数据错误极难复现 |
更多推断风格细节可参考 BRAM与分布式RAM的选择。如果设计里 SRAM 数量多，建议做一个统一的 wrapper 层，把 ASIC 宏和 FPGA BRAM 都包在同一接口后面，后续切换只动 wrapper。
四、模拟与工艺组（第 8–10 项）
这组是"FPGA 里根本没有的东西"，只能打 stub 或换行为模型。
| 检查点 | 怎么判 | 不改的后果 |
|---|---|---|
| 8. 模拟模块（ADC/LDO/ESD/IO pad） | 模块名单里找 ana_*、pad_*、工艺 IO 库例化 | 综合报错或引脚属性全丢，原型板子上接口电平不对 |
| 9. 工艺库 cell（delay cell、bus keeper、tie cell） | grep 网表级例化的 stdcell 名 | 功能靠这些 cell 的延迟起作用时，FPGA 上时序行为完全不同 |
| 10. delay line / 模拟延时链 | 找多级 buffer 串联、 Verilog # 延时建模 | FPGA 上 delay line 不精确且随温度漂移，依赖它定时的逻辑直接失效 |
处理口径：模拟模块一律替换成数字 stub（固定值或简单状态机），并把所有 stub 集中到一个文件里管理——这也是 RTL交付规范 里的基本要求。延时类需求改用"高速时钟 + 计数器"实现，精度可控。
五、复位与初始化组（第 11–13 项）
| 检查点 | 怎么判 | 不改的后果 |
|---|---|---|
| 11. 寄存器 initial 值 | 找声明赋初值和 initial 块里的寄存器初始化 | ASIC 综合默认忽略 initial，行为差异藏得深；FPGA 器件大多支持 initial，两边仿真结果对不上 |
| 12. ROM/RAM 初始化文件 | 找 $readmemh/$readmemb 与宏自带的初始化机制 | FPGA 需要 .mif/.coe 或 readmemh 路径正确，否则启动后读到全 X |
| 13. 上电复位序列 | 对比 ASIC 的 POR 时序假设与 FPGA 配置完成的 GSR 释放 | 复位释放顺序不同，状态机跑出非法状态 |
统一口径：功能寄存器一律靠显式复位信号初始化，不依赖 initial；ROM 初始化文件随 RTL 一起交付并核对路径。这里有一个容易踩的坑：FPGA 器件上电后触发器确实有确定的初始状态（GSR 机制），仿真器里 initial 也能跑，于是"不改也能跑通"的假象很普遍。但 ASIC 综合流根本不认 initial，一旦这批 RTL 回流去做 ASIC 验证或网表仿真，两边行为就对不上，问题会以一种极隐蔽的方式暴露。移植期就把初始化方式统一掉，比事后追查便宜得多。
六、资源与性能组（第 14–18 项）
最后一组不是改代码，而是定目标和验收线。
| 检查点 | 怎么判 | 不改的后果 |
|---|---|---|
| 14. 容量估算 | 用综合器对关键模块试跑，按 LUT/FF/BRAM 乘系数估总量 | 做到一半发现放不下，被迫换更大器件或多片分割，返工数周 |
| 15. 分片/多片决策 | 容量超单片 60% 就该评估分割 | 临时分割要重新设计片间互联，代价远高于前期规划（见 多FPGA原型分割） |
| 16. 时序降级预期 | 同 RTL 在 FPGA 上一般只能跑 ASIC 频率的 1/5–1/10 | 拿 ASIC 频率当验收线，项目永远"收敛不了" |
| 17. IO 映射 | 列 ASIC pad 与 FPGA 引脚、电平标准的对照表 | 引脚电压不匹配烧接口，或高速串行信号无处安放 |
| 18. 调试手段预埋 | 检查是否预留了片内逻辑分析仪（ILA）探针、寄存器读写口 | 板子上出了问题无观测手段，只能盲猜 |
容量估算有个土办法：先挑面积最大的三个模块单独综合一遍，按"模块占比"外推全芯片，比拍脑袋准一个数量级。
这一篇在知识体系里的位置
本文是 ASIC→FPGA 移植的入口清单，往上接 FPGA原型验证全流程 的整体流程，往下各组差异的深入处理分别展开：cell 替换见 原型 cell 替换方法，可综合性改造见 RTL可综合性与stub，时钟与复位的入门背景见 FPGA与ASIC的区别。
总结
FPGA移植前期检查清单 的核心是按五组 18 项把 ASIC 与 FPGA 的差异在动手前全部摆到桌面：时钟组转门控、换时钟资源、重约束；存储器组替换宏、按 BRAM 推断模板改写；模拟工艺组打 stub 集中管理；复位初始化组统一到显式复位和初始化文件；资源性能组先估容量、定降级预期、排 IO 和调试手段。逐项打勾后再动手，能把移植返工率降一个数量级。