WLCSP 晶圆级芯片尺寸封装：RDL、UBM 与植球，最小封装就是不封装
更新时间：2026-09-25。封装入门里说过，封装的核心动作是把裸片上微米级的密集 pad「扇出」到焊得上 PCB 的引脚或焊球。常规封装不管 QFN 还是 BGA，都要先把晶圆切成一颗颗 die，再送进封装厂上基板、键合、塑封，封装体必然比裸片大一圈。WLCSP 反其道而行：封装工序在整片晶圆上一次做完，最后一刀才切片，成品尺寸≈裸片尺寸。 本篇拆开它的层次结构与 bumping（凸块/植球）工艺；与引线键合、倒装焊的对比见引线键合、倒装焊与晶圆级封装，封装可靠性试验方法见封装可靠性测试，它向外扇出的近亲见扇出型晶圆级封装 FOWLP。
本文要回答的问题
- WLCSP 凭什么做到「封装尺寸≈裸片尺寸」？它的封装工序是在切片前还是切片后做？
- 从硅到锡球，RDL、钝化层、UBM 各自长在什么位置、解决什么问题？
- 锡球沿周边排（peripheral）和面阵列排（area array）差在哪？典型球径和节距是多少？
- bumping 工艺里电镀凸点和植球两种路线怎么选？
- 为什么 WLCSP 过不了几轮跌落测试就容易在边角焊球处开裂？PCB 组装有哪些硬限制？
一、最小封装 = 不封装：先封装，后切片
传统封装的物流顺序是：晶圆出厂 → 晶圆测试（CP）→ 切割（dicing）→ 单颗 die 贴到引线框架或基板上 → 引线键合/倒装焊 → 塑封 → 成品测试。每颗 die 都要被独立搬运、独立加工，封装外壳四周必然留出引脚和键合的余量，封装尺寸通常是裸片的 1.2～10 倍。
WLCSP（Wafer-Level Chip Scale Package，晶圆级芯片尺寸封装）把顺序倒过来：在整片晶圆还没切的时候，就用晶圆厂那套光刻、电镀、薄膜工艺，给每一个 die 同时完成重布线、长凸点下金属、放上焊球。全部做完才切割，切下来的每一颗器件，底面就是焊球阵列，没有基板、没有引线框、没有塑封体。严格说它不是「没有封装」，而是把封装做到了晶圆尺度、且完全落在裸片轮廓之内——这种焊盘只向 die 内部重排的结构又叫 fan-in（扇入），与焊盘重排到 die 轮廓之外的 fan-out（扇出，见 FOWLP）相对。
| 对比项 | QFN/常规 BGA | WLCSP |
|---|---|---|
| 加工对象 | 切割后的单颗 die | 整片晶圆，批处理 |
| 封装尺寸 | 比 die 大 20%～数倍 | ≈ die 尺寸（fan-in） |
| 互连结构 | 引线框/基板 + 金线或凸点 | RDL + UBM + 焊球，无基板 |
| 厚度 | 0.8～1.5mm 量级 | 0.3～0.6mm（含球） |
| 寄生参数 | 引脚/基板走线较长 | 互连最短，寄生最小 |
| I/O 规模 | 可达上千 | 通常 <100，受 die 面积限制 |
「chip scale package（CSP，芯片尺寸封装）」的行业判据是封装尺寸不超过裸片的 1.2 倍，WLCSP 是其中最极端、也是唯一真正做到 1:1 的一支。代价也写在这张表里：焊球要塞进 die 面积之内，I/O 数量被面积和节距双重锁死，所以它天生属于小芯片。
晶圆级加工还带来一个成本结构上的翻转。传统封装是「单颗计费」：贴装、键合、塑封按颗收费，芯片越小，单颗封装费占总成本的比例反而越高。WLCSP 是「整片计费」：不管一片晶圆上排 5000 颗还是 20000 颗 die，光刻、电镀、植球都是一次走片完成，单颗封装成本随 die 缩小而摊薄。这解释了为什么越简单、越小的芯片（单价可能只有几美分的 ESD 保护器件、负载开关）越愿意用 WLCSP——对它们而言，传统封装的费用可能比硅本身还贵。当然这套经济性的前提是晶圆面积利用率：bumping 产线要拿到整片晶圆，中间任何一道工序的整片良率损失都会被放大到所有 die，所以 bumping 工序普遍控制在 99% 以上良率，并在植球后做整片 AOI 与补球。
二、层次结构：从硅到锡球的六层剖面
下图按实际截面画出一个 WLCSP 器件从硅衬底到焊球的完整层次。读图时自上而下看：芯片本体 → 两层保护膜 → 一层铜线 → 金属接口帽 → 锡球。
各层的来由是这样的。晶圆完成 BEOL 后，顶层铝 pad 被氧化硅/氮化硅钝化层覆盖，只在 pad 中央开一个窗。封装工序的第一步是再涂一层 5～10μm 的光敏聚酰亚胺（PI）或 PBO（聚苯并噁唑），光刻开窗露出原 pad——这层再钝化比氧化硅软，作用是吸收热膨胀失配带来的剪切应力，并把凸点位置与下方电路隔开。
接着在窗口里造 RDL：先溅射一层薄薄的 Ti（或 TiW）+ Cu 种子层，光刻出走线图形，再电镀加厚到 5～15μm 的铜，去掉光刻胶和多余种子层，铜线就把原 pad 电学连接到新的凸点落点。RDL 让设计者不必被原厂 pad 的位置绑架：周边排列的铝 pad 可以拉到底面任意位置，这正是 WLCSP 能做面阵列的前提。最后再覆一层 PI 保护铜线，只在将来放球的点上开窗。
为什么是两层有机介质而不是直接沿用氧化硅？关键在模量与固化温度。PI/PBO 固化后柔软有弹性，模量只有二氧化硅的百分之一量级，像橡胶垫一样夹在脆硅和焊球之间，把热循环的剪切应力吸收掉一大半；而氧化硅、氮化硅硬而脆，只能防潮绝缘，不能参与应力缓冲。同时 PI/PBO 用光刻直接成形、固化温度在 200～300℃，远低于晶圆前道温度，不会扰动已完成的电路。简单的单层金属 WLCSP 通常是「PI-RDL-PI」三层有机/金属结构；需要更复杂走线（如电源和信号交叉）的产品会叠两层 RDL，但层数越多成本越接近 fan-out，选型时要权衡。
三、UBM：焊球与硅之间的功能接口
开窗处露出来的是铜，焊锡能不能直接长在铜上？短期能，长期不可靠：锡在回流和服役中会持续吃铜，生成又厚又脆的金属间化合物（IMC，如 Cu₆Sn₅），焊盘越吃越薄直至断裂；铜在空气中还会氧化，影响植球良率。UBM（Under Bump Metallurgy，凸点下金属）就是夹在 RDL 铜垫和焊锡之间的一组功能薄膜，一层膜解决一件事：
- 附着层：Ti 或 TiW，紧贴 PI 和铜，提供黏附并阻挡焊料向下扩散；
- 润湿/阻挡层：电镀 Cu 加厚垫，或化学镀 Ni（3～8μm）阻挡锡铜互扩散——Ni 与锡的反应比铜慢得多，是消耗型阻挡层；
- 抗氧化层：顶面闪镀一层 0.05μm 左右的 Au（浸金），保证焊料能良好润湿。
典型配方按工艺路线分两类：植球/浸焊路线常用化学镀 Ni/Au（ENEPIG 工艺，Pd 为可选中间层），电镀凸点路线常用溅射 Ti/Cu 种子层加电镀 Cu 柱。无论哪种，UBM 的直径都略小于球径（如球径 0.30mm 时 UBM 开窗约 0.20～0.25mm），这个尺寸配比直接决定焊球的站立高度和应力分布。
IMC 是理解 UBM 厚度设计的钥匙。回流时锡与镍反应生成 Ni₃Sn₄，与铜生成 Cu₆Sn₅，温度继续还会向 Cu₃Sn 演变。薄层 IMC（1～2μm）是良好冶金结合的标志；但 IMC 本质是金属间化合物，硬而脆，长得太厚就会在界面形成连续脆性带，跌落冲击时裂纹沿它平直扩展。Ni 层的意义就是用自己可控的缓慢消耗挡住铜，使整个产品寿命期内 IMC 始终维持薄层。这也是 UBM 各层厚度（Ni 通常 3～8μm）不是随便定的：薄了撑不到设计寿命，厚了既浪费又增加应力刚性。
四、锡球排布：周边阵列与面阵列
RDL 把 pad 引到哪里，球就落在哪里，于是有两种排布哲学：
| 排布方式 | 周边阵列 peripheral | 面阵列 area array |
|---|---|---|
| 球的位置 | 沿 die 四边内侧 | 铺满整个底面，行列网格 |
| RDL 需求 | 甚至可不用 RDL，球直接放 pad 上 | 必须用 RDL 把周边 pad 拉到内部 |
| 最大球数 | 约 4×边长/节距，线性增长 | 约 die 面积/节距²，平方增长 |
| 典型 I/O | 4～30 球 | 30～100+ 球 |
| 典型对象 | 简单电源、ESD、小逻辑 | PMIC、传感器、小 MCU |
数字层面，量产 WLCSP 的球径集中在 0.20～0.50mm，主流 0.25～0.35mm；球心节距（pitch）0.35～0.80mm，主流 0.40～0.50mm，最细可做到 0.30mm 节距。举个实例：一颗 1.6mm×1.6mm 的 PMU 芯片，按 0.40mm 节距最多排 4×4=16 球；同面积若 I/O 超过这个数，就只能缩节距或放弃 fan-in 转 FOWLP。I/O 数与 die 面积的这个硬关系，是 WLCSP 选型时要算的第一笔账。
五、Bumping 工艺：电镀凸点与植球
往 UBM 上放焊料有两条主流路线：
- 电镀凸点（electroplated bump）：在带 Ti/Cu 种子层的晶圆上光刻出厚胶模（厚达几十上百微米），在模腔内电镀铜柱（Cu pillar），再在柱顶电镀锡银焊料帽，去胶、刻掉种子层后回流，焊料熔成顶帽、铜柱留作支撑。铜柱凸点节距可做到 0.30mm 以下、站立高度一致，是细间距高密度方案，但设备和工艺成本高；
- 植球（solder ball attach / ball drop）：用带孔的钢网或植球头把预制焊球（SAC305 等无铅合金，球径 0.20～0.50mm）逐点摆到涂了助焊剂的 UBM 上，整片过回流炉，焊球自对准熔化并润湿 UBM。工艺简单、设备便宜、换球径灵活，是标准节距 WLCSP 的主流；良率风险在掉球和球径一致性，植球后通常有 AOI 检查补球。
注意图中的时序细节：因为薄晶圆无法承受前道湿制程，背面减薄（back grinding，从晶圆出厂的 700μm 磨到 100～300μm，薄型方案可到 70～100μm）排在凸点成形之后；切割则是绝对的最后一步，切下来的器件已经是可贴片的成品。
减薄和切割本身也是 WLCSP 特有的难题。硅越薄越脆，磨到 100μm 以下的整片晶圆像塑料片一样会弯曲，必须贴在 UV 胶带上由载片承托才能搬运；研磨造成的背面微裂纹还会降低芯片抗折强度，通常加一道干法抛光（dry polish）消除损伤层。切割时由于正面已经有凸出于表面的焊球，刀片切过划片槽时的冷却水冲击和振动可能碰伤边缘球，部分产品改用激光切割或先开槽后裂片的工艺。这些步骤每一步的良率都直接决定整片晶圆的损失，也构成了 WLCSP 后段工序的主要成本。
两种路线还有一个常被忽略的差别——焊料体积一致性。植球用预制球，球径公差控制在 ±0.01mm 量级，但摆球、助焊剂印刷各环节会引入少量缺失和桥连；电镀凸点的焊料量由胶模腔体体积决定，一致性更好，且铜柱把焊球「垫高」，节距缩小时相邻球熔化后不容易桥连。因此业界的分界线大体是：0.35mm 以上节距、I/O 少的标准产品用植球，0.30mm 以下细间距或要求站高一致的产品用电镀铜柱。
六、PCB 组装限制与跌落弱点：边角焊球先开裂
WLCSP 的全部结构张力来自一组错配：硅的热膨胀系数约 2.6ppm/℃，PCB（FR-4）约 15～17ppm/℃，两者相差 6 倍。回流焊和温度循环中，PCB 的伸缩量远大于硅，差异全部由焊球的剪切变形吸收。再加上芯片薄、没有塑封体分担，应力集中在离中性中心最远的边角焊球上——这是 WLCSP 最知名的失效模式。
手机板按 JEDEC JESD22-B111 做跌落测试（board-level drop test，1500g、0.5ms 半正弦脉冲），未加固的 WLCSP 常在 30～100 次跌落内出现边角球开裂，裂纹从焊球与 PCB 焊盘的界面沿 IMC 层萌生。除了跌落，温度循环（-40～125℃）下边角球也优先疲劳。工程上的缓解手段按代价递增排列：
- 设计端：PCB 焊盘用 NSMD（非阻焊定义）口径，给焊球留出更圆滑的颈缩；芯片四角少放球或加大 RDL 铜垫；
- 材料端：采用低银/掺 Bi 的高抗坠焊料，降低 IMC 脆性；
- 加固端：在器件边缘点底部填充胶（edge bond / full underfill），把应力分摊到整个底面，可将跌落寿命提高数倍，但增加返修难度。
PCB 工艺端还有两个组装硬限制。其一，节距 0.40mm 以下要求 PCB 厂具备细线工艺和高精度贴片，过孔不能落在焊盘内（除非用树脂塞孔电镀盖孔），否则焊球被气孔吸走造成虚焊；其二，焊球小、锡量少，对贴片压力和回流曲线敏感，混在大板上回流时要和其他大器件做热容量平衡。所以手机主板上 0.40mm 节距 WLCSP 很常见，而普通消费电子板厂往往只接受到 0.50mm。
除跌落外，板级可靠性还要过两道关。一是温度循环（TCT，常按 -40～125℃、500～1000 循环考核）：机制是疲劳而非冲击，边角球的焊锡内部出现滑移带、裂纹从靠近 UBM 一侧萌生并缓慢扩展，PI 缓冲层和铜柱站高能显著延寿。二是潮敏与回流：WLCSP 没有塑封体吸湿问题，MSL 等级通常很好，但无铅回流峰值温度达 260℃，UBM 与焊料在二次回流（板子返修）时还会继续反应，返修次数因此受限。这些项目的具体标准与失效判据在封装可靠性测试里展开。另外，WLCSP 底面被焊球完全占住、器件又几乎透明般薄，外观检查依赖 X-ray 看球，板厂需要相应检测能力，这也是选型沟通中要提前确认的环节。
七、谁在用：小尺寸、低 I/O、空间敏感
把结构约束翻过来就是适用画像：die 小（边长通常 1～6mm）、I/O 少（<100）、对厚度和寄生极度敏感。典型产品包括手机里的 PMU/电源管理与充电管理 IC、LDO/负载开关、音频功放、MEMS 加速度计与陀螺仪的接口 ASIC、指纹与触控芯片、SIM 卡/安全芯片、射频开关与低噪放。这些芯片共同的诉求是在电池和屏幕挤占之后的夹缝里活下去，WLCSP 的面积和厚度优势无可替代。
还有一个结构性优势值得一提：因为没有键合金线和基板走线，WLCSP 的电源/地回路电感在所有塑封方案里最低，用于开关电源（DC-DC 转换器里的功率级）时能减小输出纹波、支持更高开关频率；用于射频前端时短而可控的互连也减少了寄生损耗。这就是不少电源和射频芯片即便面积不紧张也主动选 WLCSP 的原因。
反过来，die 边长超过约 6mm 后热膨胀失配跨度太大，即使点胶也难过可靠性关；I/O 超过百个则面阵列也放不下。这两条边界之外的选择分别是：要面积但不要基板 → FOWLP；引脚多、功耗高 → 倒装焊 BGA。可靠性指标如何量化与考核，统一见封装可靠性测试。
这一篇在知识体系里的位置
- 想先建立封装的整体概念、看清 QFN/BGA/WLCSP 的定位 → 封装入门；
- 想理解 WLCSP 与引线键合、倒装焊三条互连路线的取舍 → 引线键合、倒装焊与晶圆级封装；
- 想看 fan-in 边界被打破后，焊盘扇出到 die 外的做法 → 扇出型晶圆级封装 FOWLP；
- 想了解跌落、温度循环、潮敏等考核的试验标准与判据 → 封装可靠性测试；
- 芯片侧的 pad 与 IO 从哪来 → 芯片引脚与 IO。
总结
WLCSP 是「最小封装即不封装」的 fan-in 路线：在整片晶圆上先涂 PI/PBO 再钝化层、用电镀铜 RDL 把周边 pad 重排到底面、以 Ti/Cu/Ni/Au 构成的 UBM 做焊料接口，再以电镀铜柱或钢网植球放上 0.25～0.35mm 的焊球（主流节距 0.40～0.50mm），最后减薄切割，成品尺寸几乎等于裸片；代价是 I/O 受 die 面积锁死、硅与 PCB 热膨胀失配使边角焊球成为跌落开裂弱点，需靠 NSMD 焊盘、抗坠焊料和底部填充加固——它是 PMU、传感器等小尺寸低 I/O 芯片的尺寸最优解，越过面积或引脚边界则应转向 FOWLP 或倒装焊 BGA。