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%Warning-LATCH: Latch inferred 排查：Verilator 锁存器推断告警修复 ​

更新时间：2026-10-29。FAQ 速查页，属于 EDA 报错排查系列。%Warning-LATCH: Latch inferred 是 Verilator 对「组合逻辑里悄悄推出来一个锁存器」的告警——你明明写的是 always @(*) 想做纯组合逻辑，工具却告诉你它变成了带存储的 latch。同样源于分支书写习惯的还有 %Warning-CASEINCOMPLETE，两者常一起出现。

首屏答案：LATCH 的意思是在一个组合 always 块里，信号在部分控制路径下没有被赋值，综合语义要求它「保持旧值」，于是电路里被推断出一个电平敏感的锁存器。九成情况是 if 缺了 else、case 缺了 default，或者块内多条分支有一条漏写了赋值。修法永远是让信号在所有路径上都有确定值：补全 else/default 分支，或者在 always 块开头先给一个默认赋值再做条件覆盖。只有确实想要锁存器时才用 always_latch 显式声明，绝不要用 lint_off LATCH 把告警关掉当修复。

本文要回答的问题 ​

  • %Warning-LATCH 报错串里的行号和信号名指向哪里？
  • 为什么分支不全会在硬件里变成锁存器？
  • 补 else、补 default、开头给默认值三种修法怎么选？
  • 修完怎么确认告警真的闭环？

一、报错原文与现象 ​

最小复现是一个只写了半个分支的组合逻辑：sel 为真时 y 取 a，sel 为假时什么都没写：

verilog
module latch_bad (
    input  wire sel,
    input  wire a,
    output reg  y
);
  always @(*) begin
    if (sel)
      y = a;
    // 缺少 else 分支：sel==0 时 y 保持旧值 → 推断出 latch
  end
endmodule

对这个文件跑 verilator --lint-only -Wall，真实告警与修复后复跑结果如下：

Verilator 5.020 -Wall 实测：缺 else 推断出 latch，补全后零告警

读这段输出抓三个字段：第一，主行 latch_bad.v:7:3 指向 always 块的开头，告警文案 not all control paths of combinational always assign a value 直接点破根因——不是所有控制路径都给了值；第二，Suggest use of always_latch for intentional latches 是 Verilator 给的岔路提示：如果你真想要 latch，请显式声明，言下之意是它默认认为你不想要；第三，末尾 %Error: Exiting due to 1 warning(s) 表示 lint 模式下告警被提升为退出错误，CI 里这一条就会卡住构建。修复版 latch_fixed.v 补全 else 后复跑同一条命令，零输出、退出码 0，告警闭环。

二、工具与版本 ​

本篇实验在 Linux 容器环境用 Verilator 5.020（2024-01-01，Debian 打包版）实测，命令统一为 verilator --lint-only -Wall <file>.v。-Wall 是触发 LATCH 类代码质量告警的前提——默认告警集偏保守，很多分支不全的写法只在 -Wall 下才报。不同版本的告警文案略有差异，但「信号名 + always 块行号 + not all control paths」这三要素从 4.x 到 5.x 保持一致，排查方法通用。

值得顺带说明的是 LATCH 与姊妹告警 CASEINCOMPLETE 的关系：case 语句缺 default 时 Verilator 通常两条都发——CASEINCOMPLETE 告诉你「case 覆盖不全」这个书写事实，LATCH 告诉你这个事实的硬件后果是推出了锁存器。看到两条同时出现不要当两个 bug 修，补一个 default 两条一起消。与 ASIC 流程对照，Yosys 综合时同样会为分支不全的组合逻辑生成 latch（日志里出现 $dlatch 单元），只是它默认不告警，问题往往要到形式验证或网表审查阶段才暴露——这也是 lint 前置的价值。

三、根本原因：分支不全为什么变成锁存器 ​

数字电路里组合逻辑的定义是「输出只由当前输入决定」。always @(*) 的语义承诺就是组合逻辑：块内被赋值的信号，应当在任意输入组合下都被算出确定值。一旦某条路径漏了赋值，硬件语义就只剩一种解释——保持上一次的值，而「保持值」就需要存储元件。触发器有时钟沿、组合逻辑没有存储，能担此任的只有电平敏感的锁存器（latch）。

latch 在多数设计里是不受欢迎的不速之客，代价有三：一是它对电平敏感，使能期间输入毛刺会直穿到输出，时序分析比触发器难做得多；二是 FPGA 里没有原生 latch 资源，综合器要用查找表加反馈回路拼凑，面积和时序都变差；三是它往往掩盖逻辑错误——漏写分支本身十有八九是笔误，而不是设计意图。排查收敛路径一张图看全：

eda/ts-verilator-warn-latch.md D2 示意图

这张图的读法是：LATCH 类告警不需要「找」——Verilator 已经把信号名和块位置钉给你了，真正的工作量是「数」。把 always 块里所有控制分支列出来，逐条确认目标信号是否都被赋值，漏的那条就是根因。三种高频形态按命中率排序：if 缺 else、case 缺 default、多分支中个别分支漏写某个信号的赋值（多个输出信号时尤其常见）。

四、排查清单 ​

拿到 LATCH 告警后按这份清单机械执行即可：

  • 核对告警位置：打开被指认的 always 块，确认告警里的信号名是哪一个；多个信号缺赋值时会连发多条 LATCH，逐条处理。
  • 数分支：if/else if 链是否缺最后的 else；case 是否缺 default；casez/casex 的通配是否真的覆盖所有情况。
  • 数信号：块内每个分支是否给所有输出信号都赋了值——常见坑是三个输出里有一个在某条 else 分支里忘了写。
  • 排除时序块误伤：always @(posedge clk) 里分支不全是合法的（触发器天然保持值），LATCH 只针对组合块；如果告警指向时序块，检查敏感表是否写错。
  • 确认真意图：如果设计确实想要 latch（如某些电平敏感的门控），改用 SystemVerilog 的 always_latch 显式声明，告警自然消失且意图清晰。
  • 收口复验：改完必须重跑同一条 -Wall 命令，看到退出码 0、无任何 LATCH 字样才算闭环；顺手在同目录搜一遍 lint_off LATCH，历史代码里若有消音残留一并评估是否该拆掉。

还有一个隐蔽变种值得单独提：组合 always 块里用「先读后写」的顺序引用本块内信号，有时也会被报成 latch 或衍生告警。这类写法本身可读性差，统一改成「先算临时量、最后一次性赋输出」的写法，既消告警也好维护。

五、修复代码与复跑确认 ​

本例属于「if 缺 else」。修法是补全分支，让 y 在 sel 的两种取值下都有确定值：

verilog
module latch_fixed (
    input  wire sel,
    input  wire a,
    input  wire b,
    output reg  y
);
  always @(*) begin
    if (sel)
      y = a;
    else
      y = b;   // 补全分支：任何输入组合下 y 都有确定值
  end
endmodule

对修复后的文件重跑同一条 lint 命令，零告警、退出码 0（见第一节 termshot 末尾两行）。两种等价写法按场景选：分支少时直接补 else/default，意图最直观；输出信号多、分支多时在 always 块开头先给所有输出一个默认赋值、再用条件覆盖，既能杜绝漏写、也让「默认是什么」一目了然。反面做法只有一个：/* verilator lint_off LATCH */ 圈掉告警——意外 latch 是真实硬件隐患，消音只是把定时炸弹的滴答声关掉，结构问题一分没少。

实验环境 ​

  • 机器/系统：Linux 容器环境（docker 镜像 geek-eda:0.2）
  • 工具版本：Verilator 5.020 2024-01-01 rev (Debian 5.020-1)
  • 日期：2026-10-29
  • 完整命令：verilator --lint-only -Wall latch_bad.v（报错复现，退出码 1）；verilator --lint-only -Wall latch_fixed.v（修复后复验，退出码 0）

代码获取 ​

复现用源码（latch_bad.v 报错版、latch_fixed.v 修复版）与完整 lint log 在公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/verilator-warn-latch。装好 Verilator 后跑 verilator --lint-only -Wall latch_bad.v 复现告警，再对 latch_fixed.v 跑同一命令验证修复。

这一篇在知识体系里的位置 ​

本篇是 EDA 报错排查系列中 Verilator lint 告警簇的一员：分支不全推出 latch 看本篇；case 分支覆盖不全的姊妹告警看 %Warning-CASEINCOMPLETE 排查；信号根本没人驱动看 %Warning-UNDRIVEN 排查；一根信号被多处驱动看 %Warning-MULTIDRIVEN 排查。整个系列的目录在 EDA 报错排查系列。

总结 ​

%Warning-LATCH: Latch inferred 就是组合 always 块里信号在部分控制路径下没被赋值，Verilator 按「保持旧值」的语义推断出锁存器；告警已给出信号名和块位置，排查只需逐分支清点赋值是否齐全，命中缺 else、缺 default、多输出漏写三种形态之一后，补全分支或块首给默认赋值，复跑 -Wall 零告警才算闭环；确实想要 latch 就用 always_latch 显式声明，永远不要用 lint_off 消音代替修复。