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实速测试与时钟控制 ​

更新时间：2026-10-01。跳变故障要在真实工作频率下 launch 和 capture，时钟从哪来、怎么精确控制，是 at-speed 测试成败的关键。

本文要回答的问题 ​

  • 为什么不直接用 ATE 提供高速时钟？
  • 片上时钟控制（OCC）如何在“慢移位”和“实速捕获”之间切换？
  • 多个时钟域、跨域路径怎么测？

一、ATE 直供高速时钟的问题 ​

高速引脚通道昂贵、频率和相位精度受限，且芯片内部时钟常经 PLL 倍频/分频，外部难以完全复现真实工作时钟。让芯片自己产生测试时钟更贴近实际，也降低对 ATE 的要求。

二、片上时钟控制 OCC ​

OCC（on-chip clock controller，工具如 Tessent OCC）插在 PLL 与时钟树之间：

  • 移位阶段：输出由 ATE 提供的慢速可控时钟（shift clock），保证稳定移位。
  • 捕获阶段：按编程从 PLL 时钟切出精确数量的脉冲——launch 沿 + capture 沿，频率即真实工作频率。
  • 脉冲个数、分频比、选择哪个时钟都可经扫描/指令在每笔图案配置。

这样一条扫描链里，移位用慢时钟、捕获瞬间用实速 PLL 时钟，两者自动切换。

三、多时钟域与跨域路径 ​

  • 每个时钟域插入独立 OCC，按域产生捕获脉冲。
  • 同域路径：在该域 launch+capture。
  • 跨时钟域路径：正常靠异步握手/同步器，结构化 at-speed 测试通常将其标记为特殊处理（避免用同时钟假设误测），或用专门的跨域测试序列。
  • 顺序捕获（staggered capture）可让不同域先后打拍，覆盖部分跨域逻辑而不引入竞争。

四、时钟切换与模式图 ​

chip-design/verification/dft-at-speed-clock-control.md D2 示意图

五、常见坑 ​

  • OCC 配置脉冲数错误，capture 早一拍/晚一拍，transition 覆盖失真。
  • PLL 未稳定就开始实速捕获，频率不准导致好芯片误杀。
  • 跨时钟域路径按同时钟测试，出现大量假故障。
  • 移位时钟和捕获时钟切换产生毛刺。
  • 测试模式配置不全，某些时钟/复位不可控形成测试盲区。

小结 ​

OCC 在慢移位与 PLL 实速捕获间精确切换，多域用独立控制器、跨域路径特殊处理。下一篇 DFT 收尾 CP/FT/老化测试流程与诊断签核。

总结 ​

at-speed（实速）测试的核心是时钟从哪来：ATE 直供高速时钟引脚昂贵、相位精度受限，且难以复现芯片内部 PLL 倍频分频后的真实时钟，所以现代芯片自己产生测试时钟——OCC 片上时钟控制器插在 PLL 与时钟树之间，在一条扫描图案里自动两态切换：移位阶段用 ATE 慢时钟保证稳定移位，捕获瞬间从 PLL 切出精确数量、真实工作频率的脉冲对（launch 沿 + capture 沿），脉冲数/分频/选哪个时钟可逐笔经扫描或 TAP 配置。多时钟域要各插独立 OCC、按域打拍；跨时钟域路径不能按同时钟假设去测（会产生大量假故障），通常标记特殊处理或用顺序捕获（staggered）覆盖。典型坑是脉冲数错拍导致 transition 覆盖失真、PLL 未稳定就捕获误杀好片、切换产生毛刺。