MBIST/LBIST 内建自测：存储器与逻辑自修复（BISR/冗余）
更新时间：2026-09-24。上一篇 DFT 高级：扫描压缩与时序感知 解决的是「随机逻辑怎么测」：触发器串成扫描链，测试图案从 ATE（Automated Test Equipment，自动测试设备）灌进去、再压缩读出来。但现代 SoC 里面积占比最大的那块——动辄占芯片面积 40%~70%、在先进节点继续向 80% 攀升的嵌入式存储器——几乎不吃扫描这一套：SRAM 阵列内部的位单元没有扫描单元，端口协议是地址加数据的时序访问，靠功能图案经 ATE 逐拍驱动既慢又贵。业界的答案是把「测试机」搬进芯片：MBIST 内建自测（Memory BIST）自带控制器在片上跑算法图案，发现坏单元后再由 BISR（Built-In Self-Repair，内建自修复）用冗余行/列把缺陷替换掉；同一思路延伸到随机逻辑，就是 LBIST（Logic BIST），用伪随机图案和特征签名实现无需测试机的上电自检，车规芯片尤其离不开它。
本文要回答的问题
- 存储器为什么不能直接用扫描链或功能向量测？MBIST 内建自测在硬件上由哪些部分组成，它凭什么能在片上自成一台「小测试机」？
- March 算法的 w0/r0、w1/r1 序列到底在检查什么？固定、跳变、耦合、地址解码、保持这几类故障分别需要什么图案才能逮住？
- MBIST 与扫描测试、功能测试的边界在哪里？测试时钟、功耗、诊断分辨率和 ATE 接入方式如何影响它在量产测试台上的用法？
- BISR 怎样用冗余行/列和 eFuse 把坏单元「换掉」？为什么修复必须在测试当时完成、而熔丝可以稍后烧录？
- LBIST 的 PRPG 和 MISR 是什么原理？它能替代扫描 ATPG 吗，为什么车规芯片坚持上电时跑一遍？
- 测试覆盖率与诊断分辨率之间为什么要权衡？一颗大芯片的 BIST 规划要在什么时候、按什么维度做？
一、为什么存储器必须有一套自己的测试方法
先看数字。一颗中端手机 SoC 中各类存储器（CPU 缓存、LLC、GPU 本地存储、NoC 缓冲、各类 IP 的 SRAM 实例）的面积占比普遍过半，实例数量从几百个到几千个不等，单实例容量从几十比特到几兆字节。工艺越先进，位单元越小，缺陷密度（单位面积的制造缺陷数）下降速度追不上阵列规模的膨胀速度，存储器成为整片晶圆良率的主要决定项——逻辑区测全绿、SRAM 里翻出坏位而报废的芯片占了失效品的大头。
SRAM 的结构决定了功能测试为何低效。一个典型的 6T（六管）位单元由两个反相器交叉耦合加两个访问管组成，阵列按字线（wordline）选行、位线（bitline）成对读差，外围是行地址译码器、列选通、灵敏放大器和写驱动。可能的失效位置包括：位单元节点粘连在 0 或 1、存储节点到电源或地的弱漏电导致保持不住、相邻单元之间通过共享位线或衬底耦合互相干扰、译码器把一个地址选成两条字线或两条地址选到同一行。这些缺陷多数只有在「先写 A 单元、再读 B 单元」这类特定访问序列下才暴露，而片上正常业务几乎不可能恰好构造出全覆盖的序列。若让 ATE 经功能总线逐个地址写读，一个 1Mb 的实例跑完一轮就要百万级向量周期，ATE 机台按秒计费，整颗芯片测试成本会反超封装成本。
MBIST 内建自测的思路是把测试逻辑做到存储器边上：一个小控制器按算法自动产生地址、数据和读写控制，就地比较读出结果，只把 pass/fail 和诊断信息上报。它不占用功能总线带宽、可以按存储器能承受的最高频率全速跑，还能对那些没有功能端口可达、藏在 IP 深处的存储实例直接测试。代价是约 0.5%~2% 的面积开销和必须在前端架构阶段就规划好的接口。
算一笔简单的经济账就明白这套结构为什么不可省。假设一片晶圆上每颗芯片含 20Mb SRAM，按功能总线逐位访问、每个地址至少两个访问周期算，单颗芯片光存储器读写就要四千万拍以上，ATE 按每小时数十到数百美元计费、且通常八到十六颗同测，测试成本随周期数线性上涨。而 MBIST 跑 March C- 约 10n 次操作，看似更多，但它在片上自治执行、不占机台通道，机台在这几十毫秒里可以并行做其他芯片的别的测试项，真实占用的机台时间几乎只剩启停和诊断读取。更关键的是功能测试无法保证覆盖：业务代码没有义务、也没有能力把每个单元的两个值、两种地址方向、两种邻域状态都走一遍，「功能全过但 SRAM 有坏位」在车规上电自检阶段被客户抓到，代价远高于在晶圆厂测试机上拦下。所以存储器测试从方法学上就被单独拎出来：它既是良率闸门，也是成本闸门。
| 对比维度 | 扫描 ATPG | 功能测试 | MBIST |
|---|---|---|---|
| 被测对象 | 随机逻辑、触发器 | 整机功能路径 | 存储器阵列及周边 |
| 图案来源 | ATE 灌入确定性向量 | 软件/业务激励 | 片上控制器算法生成 |
| 典型频率 | 慢速移位、脉冲捕获 | 系统频率 | 全速（可达额定频率） |
| 单实例耗时 | 不适用 | 极长 | 毫秒~十毫秒级 |
| 缺陷诊断 | 扫描链定位 | 差 | 地址级精确 |
| 额外面积 | 扫描 Mux | 无 | 控制器+接线（可共享） |
二、MBIST 的硬件结构：片上的一台小测试机
一个标准 MBIST 控制器由几块协同工作的逻辑组成，理解了结构，后面的算法和修复流程都顺理成章。
按图走一遍。测试入口通常挂在 JTAG TAP（IEEE 1149.1 测试访问端口）或片上统一的测试控制器上，上层可以是 ATE 给出的几个启动信号，也可以是上电序列里的硬件触发。MBIST 控制器核心是一个算法状态机：它把 March 算法编译成「背景值写、升序读、升序写反值、降序读」之类的宏步骤，每一步产生符合存储器端口协议的时序（地址建立、片选、写使能、读出延迟）。地址生成器（Address Generator）不只是简单计数器：March 算法要求同一段序列既能按地址升序（$\uparrow$）跑又能降序（$\downarrow$）跑，地址解码故障检测还要求乒乓（地址 Gray 码翻转式）顺序，因此地址生成器支持多种步进模式。数据图案生成器提供全 0、全 1、棋盘（Checkerboard，相邻单元互为反值）以及随算法阶段切换的背景值。读出数据进入比较器与期望值逐位比较，任何不一致都记录为一次 fail，连同地址、数据位和所处算法阶段写入诊断寄存器，供 ATE 或修复逻辑读取。
工程上的两个关键设计决策是共享与并行。几十个小型 SRAM 实例若各配一个控制器，面积无法接受，常见做法是一个控制器经多路选择器级联测试多个实例，或者把实例按电压域、时钟域分组，每组一个控制器。反过来，为了压测试时间，大容量实例会被划分为多个并列的宏（macro），控制器并行启动多个宏同时跑——但并行度受测试功耗约束：所有阵列同时翻转时的峰值电流可能远超功能态，必须分组轮转或加限频。控制器与存储器之间一般插入一层 MBIST Mux：功能模式下端口接功能逻辑，测试模式下切给控制器，这层 Mux 的延迟要在综合时作为存储接口路径的一部分做时序收敛。
三、March 算法与故障模型：每一步 w/r 在查什么
MBIST 的灵魂是算法，而算法是被故障模型倒推出来的。先建立存储器的故障词典：
| 故障类型 | 英文缩写 | 物理表现 | 触发条件 |
|---|---|---|---|
| 固定故障 | SAF（Stuck-At Fault） | 某位恒为 0 或 1，写不进反值 | 写反值后读 |
| 跳变故障 | TF（Transition Fault） | 能保持值但 0→1 或 1→0 翻转迟缓/失败 | 写反值后立即读（慢测则漏） |
| 状态耦合故障 | CFst（State Coupling） | A 单元为某值时把 B 单元带偏 | 两单元写特定组合后读被耦合方 |
| 反转耦合故障 | CFin | 对 A 的写翻转意外翻转 B | 先置背景，再对侵扰单元写跳变 |
| 地址解码故障 | AF（Address Decoder Fault） | 地址选错行、两行同选、某行不可达 | 升序+降序遍历并校验唯一性 |
| 保持故障 | DRF（Data Retention Fault） | 弱漏电单元写后一段时间丢值 | 写后停顿数十毫秒再读 |
| 读破坏故障 | RDF（Read Disturb） | 读操作本身改写了单元 | 读后回读校验 |
March 族算法的共同形式是一串「 march 元素」：在选定的地址顺序（升 $\uparrow$、降 $\downarrow$、任选 $\updownarrow$）下，对每个单元执行一组读写操作。以最常用的 March C- 为例（记 w0 为写 0，r0 为读并期望 0）：
⇕ (w0); ⇑ (r0, w1); ⇑ (r1, w0); ⇓ (r0, w1); ⇓ (r1, w0); ⇕ (r0)读法是这样的：第一遍以任意顺序把全阵写 0 建立背景；然后升序遍历，每到一个单元先读出应得的 0（查 SAF），再写 1——这一写一升序的组合里，后写的单元处于 1、未写的单元仍为 0，恰能查出「写 A 把邻近的 B 带变」的耦合故障；第三步升序读 1 写 0，反向再查一遍两个方向的耦合；第四、五步降序重复，专门暴露地址顺序敏感的耦合和解码故障；最后全阵读 0 收尾。March C- 共约 10n 次操作（n 为单元数），对 SAF、TF、AF、CFst、CFin 以及多数链接耦合故障都有完整覆盖，复杂度与覆盖的平衡使它成为工业默认值。更短的 MATS++（约 6n）只保 SAF/AF/部分 TF，用于对时间极敏感的场合；更长的 March SR（约 14n）加入读后回读序列，覆盖读破坏类故障。
图中算法不是互斥的备选项，而是按故障模型层层加码的一个谱系，实际量产流程通常是 March C- 主体外加棋盘图案和一段保持测试。棋盘图案让物理相邻单元持相反值，对版图对称缺陷、位线间失衡灵敏；先进节点还要跑「全速 March」——慢频率下灵敏的弱单元可能通过测试，只有在额定频率、甚至加压（加电压、降电压做 Shmoo 扫描）时跳变延迟才暴露。保持故障则是另一个极端：它专门消耗时间，写背景后控制器停顿 20~100 毫秒让弱漏电单元放电，这段停顿可以与其他实例的算法并行掩盖，但总测试节拍表必须为它留预算。还有一类常被忽略的 NPSF（Neighborhood Pattern Sensitive Fault，邻近图案敏感故障）测试，以一个单元为中心枚举周围八邻格的图案组合，覆盖随密度上升而增多的邻域扰动，成本高，一般只对大容量高密度缓存选择性使用。
算法选择本质是三重算账：操作数（约等于测试秒数和机台钱）、工艺节点上该缺陷类别的实际发生率、以及客户的可靠性等级。消费级芯片接受 March C-；车规和大缓存往往要 March SR 加双电压双频率保持测试；而在晶圆级分档（speed binning）场景，MBIST 本身还兼作存储器频率-电压裕量的测量工具。
四、与扫描/功能测试的边界，以及时钟、功耗、诊断和 ATE 接入
把 MBIST 放进整颗芯片的测试流程图，它处在一个明确的位置上：晶圆测试（CP，Circuit Probing）阶段先跑扫描 ATPG 筛逻辑废品，再跑 MBIST 给存储器定级和修复，功能模式和高速接口测试在封装后（FT，Final Test）进行。之所以 MBIST 紧跟扫描，是因为 BISR 修复必须在知道坏地址之后、芯片离开测试机之前完成（详见下一节）。
时钟和电源是 MBIST 落地最容易翻车的两件事。测试模式下芯片可能尚未完成锁相环（PLL）初始化，MBIST 需要一个不依赖功能时钟树就能工作的时钟来源：常见方案是 ATE 直供低频测试时钟做基础筛选，再加一路片上 PLL 时钟做全速 March，控制器内做两路切换。全速并行跑全部阵列时的开关电流会造成局部电源塌陷，轻则读出误判（好芯片测出假 fail），重则复位整个测试；应对手段是按电源域分组、限制同时活跃的宏数量，并把 MBIST 模式纳入 功耗签核：IR Drop 与电迁移 的仿真场景——测试模式的翻转率往往比功能态还高，不补这个角，签核就是漏的。跨多个电压域的实例还要处理隔离与保持问题，可对照 低功耗 UPF/CPF：隔离、保持与电源开关。
诊断分辨率决定修复和失效分析两件事的质量。比较器记录的信息至少包括：fail 地址、读出值/期望值、发生在哪一个算法步骤、哪个数据位。位级分辨率是 BISR 做行/列修复的前提——连续多位同行失效暗示字线/行缺陷，宜换行；同列失效宜换列；孤立位则二者皆可。诊断信息通过 TAP 导出给 ATE，ATE 把整片晶圆的存储失效图（fail bitmap）汇总，既是修复算法的输入，也是晶圆厂做缺陷密度分析和工艺改进的一手数据。诊断粒度越高，控制器和存储导出信息的硅上成本越大，这里存在明确的权衡：普通量产片只在片上保存「首个 fail」或少量 fail 计数，把详细 bitmap 留在 ATE 侧逐实例读出；高可靠产品则会加大片上诊断缓存。
ATE 侧的接入因此被压到极薄：机台只需要发启动、读状态、取诊断，几百个实例的完整测试在片上自治完成，机台通道被释放去并行测试其他芯片——这正是 MBIST 省钱的机制。此外，MBIST 接口在出货后仍然保留：车规现场可用它做维护性检测，调试阶段也可用它快速区分「逻辑坏」还是「存储坏」。
全速测试还顺带承担分档任务，这在实践中常被低估。同一版图的 SRAM 宏在工艺涨落后呈现明显的频率-电压分布：MBIST 控制器支持以不同时钟频率和供电电压重复跑 March，画出每个实例通过测试的「Shmoo 平面」（横轴电压、纵轴频率，记录可工作区间），据此判断芯片能跑在哪个性能档，CPU 缓存能上高频的芯片标高价档，其余标标准档。这一用法要求控制器能接受可编程的频率/电压步进、且测试序列本身对延迟裕量敏感——这也是全速 March 与慢速 March 不能互相替代的根本原因：慢速图案筛制造废品，全速图案筛性能废品。诊断侧还有一个细节：坏点的检出往往依赖「读窗口」，灵敏放大器在位线压差建立不足时可能误读，因此比较器可以记录同一个 fail 在不同频率下是否稳定复现，间歇性 fail 与硬失效分别统计，前者通常预示边缘单元、在可靠性上更值得警惕。
五、BISR：冗余行/列替换与熔丝修复流程
能在测试当时把坏单元换掉，是存储器良率工程的决定性一跃。大容量 SRAM 宏在设计时就附带冗余资源：若干备用行（redundancy row，常为每行带完整的一组位单元和字线）和备用列（redundancy column，带位线和灵敏放大器），典型冗余量为总行数的 1%~4%。一个含若干坏位的宏，只要坏位分布能用有限的冗余资源覆盖（比如两个坏行加一个坏列），就从废品变成合格品。
修复流程分成「分析分配」和「永久生效」两段，中间隔着上电/断电：
按图解释。MBIST 得到失效 bitmap 后，BIRA（Built-In Redundancy Allocation/Repair Analysis，内建冗余分配分析）决定用哪些冗余资源：单个坏点换行换列都行，一行内多个坏点换行最省，跨多行的同列坏点换列最省，分配算法本质是在「行资源数、列资源数」两个约束下求覆盖，宏内用小状态机或查找表求解，复杂宏则由 ATE 读 bitmap 后计算再把方案下发。方案先写入临时的修复寄存器（repair register），阵列周边的熔丝型译码/重映射逻辑据此把坏地址改道到冗余行/列——这一步是易失的，目的是立刻让芯片在不断电的情况下复测：MBIST 再跑一遍完整算法，确认修复后全绿。只有复测通过，ATE 才控制片上编程器烧录 eFuse（电可编程熔丝，靠烧断金属/多晶硅丝或击穿栅氧永久改变阻值）或反熔丝（antifuse，常态开路、击穿后永久短路），把分配方案永久固化。此后每次上电，熔丝内容在复位前加载进修复寄存器，功能模式下坏单元对用户彻底不可见。
为什么必须先复测再烧？因为熔丝不可逆：方案有误或存在分析时未暴露的坏点，烧完即废品。更严谨的流程还会在 FT 阶段重跑 MBIST 复核。为什么不省掉临时寄存器直接烧？因为 CP 阶段机台时间极贵、而烧熔丝需要较长的高压编程时间，部分流程选择把「已验证的修复方案」先写入非易失载体或在后续工序集中烧录，临时寄存器让「修复」和「烧录」解耦。
关于熔丝介质本身也值得多说一句。eFuse 靠电迁移或热熔断把一根细连丝烧断，编程需要高压大电流脉冲、占用时间从几十微秒到毫秒级，优势是工艺兼容性好、多数 CMOS 逻辑工艺直接提供；反熔丝靠击穿介质形成永久低阻通道，未编程态天然是「好的」、面积更紧凑、抗辐照和可靠性更优，在车规和航天存储中用得多，但通常需要额外工艺模块。两类介质都存在编程良率问题（没烧透、阻值临界），所以编程后要读回熔丝值校验，部分设计采用冗余熔丝位加纠错编码，防止修复信息本身丢失。上电加载熔丝也不是零成本操作：在复位释放前，熔丝内容要经一次 shadow 载入修复寄存器，这段加载时间要计入启动预算，车规芯片甚至要在加载后做完整性校验才放行。
冗余设计自身有一笔精细账。冗余行/列越大良率挽救越多，但阵列面积和成本上升、冗余译码逻辑延迟还压在关键路径上；行修复对「水平线状」缺陷效率高，列修复对「垂直线状」缺陷效率高，两者比例按晶圆厂历史缺陷形态确定。BISR 还引入软修复（soft repair，仅寄存器有效，适合现场临时屏蔽）与硬修复（hard repair，熔丝永久化）之分，车规芯片在现场检测出新失效时可先软修复、再回站处理。修复失败（坏点数超出冗余容量）的芯片通常降级出货——关掉部分容量作为小容量型号售卖，这是存储卡和 GPU 分级的常见做法。
六、LBIST：把自测试推广到随机逻辑
存储器之外，随机逻辑也能自测，但机理不同。LBIST 用 PRPG（Pseudo-Random Pattern Generator，伪随机图案生成器，通常由 LFSR——线性反馈移位寄存器——实现）在片上自行产生激励：LFSR 从种子出发，每拍移位并按抽头反馈异或，产生统计上近似随机、但确定性可复现的比特流，灌入内部扫描链。电路的响应不逐拍读出，而是送进 MISR（Multiple Input Signature Register，多输入特征寄存器，本质是带输入异或的 LFSR），成千上万周期的响应被压缩成一个几十比特的签名（signature）。测试结束把片上签名与预先仿真得到的黄金签名（golden signature）比较，一致即通过。
LBIST 的价值在两个场景。其一，安全关键领域（ISO 26262 车规、IEC 61508 工业）要求「上电即测」：车辆每次点火，安全 MCU 在启动应用前用几十到几百毫秒跑一遍 LBIST，确认处理器核心、安全岛逻辑没有潜伏的制造缺陷或老化损伤，再放行功能；这种测试发生在整车生命周期内、根本没有 ATE，只有片上自足的 BIST 能做。其二，LBIST 可在 ATE 上以极少通道时间跑长序列，对随机抗性低的大块逻辑补充 stuck-at 覆盖。
但 LBIST 替代不了扫描 ATPG，原因是随机图案的固有短板。组合电路里总存在「随机抗性」逻辑：一个 16 输入与门要在随机激励下被全部置 1，概率是 1/65536，靠随机图案达到高故障覆盖需要天文数字的周期。工程对策有三：在网表中插入控制点/观测点（test point，把难控的与门输入加测试使能）以降低抗性；在 LFSR 后加加权逻辑让比特分布偏离 50/50；对残余难测故障仍混合确定性向量。即便如此，LBIST 的典型目标是 90% 上下的 stuck-at 覆盖，而非扫描 ATPG 的 99%；时延故障覆盖更低，签名压缩还牺牲了诊断能力——签名错了只能知道「这片逻辑有问题」，定位要靠 set-MISR（周期记录中间签名）分段。此外 MISR 有别名概率（aliasing，坏响应恰好压成相同签名），虽随寄存器位数增加降到可忽略，但在安全论证中必须量化。LBIST 的功耗问题比 MBIST 更突出：所有扫描链同时移位会制造全芯片翻转峰值，车规上电阶段本就供电裕量有限，需要在移位节拍上加节流（stagger、降低移位频率）。
| 对比维度 | MBIST | LBIST |
|---|---|---|
| 被测对象 | SRAM/存储器阵列 | 随机组合与时序逻辑 |
| 激励 | 结构化算法（March） | LFSR/PRPG 伪随机图案 |
| 响应判断 | 逐位比较期望值 | MISR 压缩签名比对 |
| 典型覆盖目标 | 按算法故障模型近全覆盖 | stuck-at 约 85%~95% |
| 诊断能力 | 地址/位级精确 | 弱（分段签名辅助） |
| 主要场景 | 量产测试+修复 | 车规/安全上电自检 |
| 主要代价 | 控制器、Mux、面积 | test point 面积、启动时间、峰值功耗 |
七、覆盖率、诊断分辨率与架构期规划：怎么取舍
BIST 一切决策的底层是两个互相拉扯的量。测试覆盖率回答「缺陷漏网的比例」：算法越长、频率电压角越多、LBIST 周期越多，覆盖越高，但机台秒数和启动时间同步上涨。诊断分辨率回答「逮住之后定位多准」：位级 bitmap 支撑行/列修复和失效分析，但片上诊断寄存器、导出带宽和控制器复杂度随之增加。量产芯片的最优解不是两个都拉满，而是按缺陷经济性裁剪：消费类用 March C- 加基础修复，车规用长算法加上电 LBIST 加诊断保留，大缓存做 NPSF 与双速保持测试。
把这些落到工程节奏，BIST 绝不能等后端才想起。合理的时间表是：
- 架构/RTL 早期：统计全部存储实例清单（容量、数量、端口、时钟域、电压域），确定控制器共享与分组方案、冗余行/列比例、BISR 范围；确定 LBIST 覆盖目标、安全岛边界和上电时间预算；
- RTL 阶段：插入 MBIST 接口与 Mux（多用 EDA 工具自动插入并生成控制器）、规划 TAP 指令、为 LBIST 预留 test point；
- 综合与物理设计：把 Mux 延迟纳入存储接口时序收敛，MBIST/LBIST 模式纳入功耗与 IR Drop 分析，修复译码逻辑纳入关键路径检查；
- 验证阶段：算法级验证（用故障注入仿真确认各故障类确实被逮）、修复流程验证（含熔丝加载）、LBIST 签名仿真，以及跨时钟/电源域的模式切换验证；
- 量产准备：在 ATE 上开发 CP 阶段「启动—诊断导出—BIRA—复测—烧录」节拍，收集早期晶圆 bitmap 校准冗余比例和算法选择。
实践中反复出现的坑也有共性：BIST 时钟/电源域在架构期没规划，临流片发现跨域实例无法测试；控制器并行度不考虑功耗，量产测出大量假 fail；临时修复与熔丝烧录时序搞错，烧完才发现坏点未覆盖；LBIST 覆盖率不达标无法过车规功能安全评估，事后插 test point 已来不及；保持测试停顿没有在测试节拍表里占位，挤占机台产能；BISR 译码延迟漏掉时序签核，修复后的芯片功能频率下降。这几类问题的共同教训是：BIST 是架构特性，不是后端插件。
这一篇在知识体系里的位置
- 想看 MBIST 依赖的扫描、压缩和 ATPG 基础，以及测试模式如何与时序收敛互相影响 → 上一篇 DFT 高级：扫描压缩与时序感知；
- 测试模式的高翻转率要进 IR Drop 与电迁移签核 → 功耗签核：IR Drop 与电迁移；
- 跨电源域的 MBIST 隔离与保持问题 → 低功耗 UPF/CPF：隔离、保持与电源开关；
- 车规为什么强制上电 LBIST、老化与可靠性等级如何划分 → 可靠性设计：AEC-Q100 与老化；
- 下一篇进入芯片能正常工作的另一个底盘： 时钟与复位架构：异步与 CDC/RDC。
总结
MBIST 内建自测把测试机搬进芯片：控制器按 March C- 等算法自动生成地址与图案、逐位比较，以约 10n 操作覆盖固定、跳变、双向耦合、地址解码故障，再用棋盘、全速双压和长停顿补布局敏感与保持缺陷；BISR/BIRA 据此用 1%~4% 的冗余行/列临时重映射坏单元、复测通过后烧录 eFuse 永久修复，把存储废品变成良品并支撑容量分级；LBIST 则用 LFSR 伪随机激励加 MISR 签名压缩让随机逻辑在车规上电时自证健康，代价是 test point 面积、启动时间和峰值功耗，且诊断弱、覆盖不及扫描 ATPG——三者共同的工程纪律是：在架构早期就按时钟域、电源域、覆盖率与诊断分辨率把测试、功耗、修复一次性规划进去。