低功耗趋势入门：省电这门手艺正在往哪走
更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 41 篇。前面 40 篇讲的大多是已经定型的方法：时钟门控、电源域、DVFS、IR-drop、测量排查。这一篇抬头看路：器件、架构、封装和应用的变化正在怎样改写「省电」的规则，以及为什么低功耗工程师的需求没有消失，反而从「抠门电路」变成了「跨层总账」。系统地图见低功耗导读。
本文要回答的问题
- 工艺越来越先进，功耗问题为什么没有自动消失？
- 「暗硅」是什么，它怎样决定了芯片架构？
- 电压都快压到阈值了，近阈值计算图什么、怕什么？
- 3D 堆叠和 Chiplet 对功耗是福是祸？
- AI、能量采集、RISC-V 这些新需求怎么改变低功耗设计？
一、微缩红利变味：从频率竞赛到每瓦竞赛
早期工艺换代意味着「同频率更省电或同功耗更快」，三个利好一起来；深亚微米之后这笔账变了：
- 频率撞墙：泄漏和散热让提压提频的收益急剧递减（见电压频率曲线），厂商转向多核而非提频。
- 漏电墙：阈值不能随电压同比例下降（否则关不断），先进节点用 FinFET/GAA（全环绕栅极纳米片）等新晶体管结构强化对沟道的电场控制，目标之一就是压低漏电。
- 导线墙/IR 墙：金属线越来越细、电阻越来越大，供电与信号互连在先进节点反而更难（见电源网格篇）。
- 热与暗硅墙：单位面积功耗密度受封装散热封顶，全芯片同时全速跑会过热——实际上任何时刻有相当比例的晶体管必须是「暗」的（断电或闲置），这就是**暗硅（dark silicon）**约束。
结果是行业主指标从 GHz 变成**每瓦性能（performance per watt）**和每焦耳完成的任务量：手机谈续航，数据中心谈 PUE 和每焦耳推理/交易（见数据中心功耗入门）。
二、架构专用化：用「算得专」换能效
通用处理器的能效敌不过专用电路，这是物理决定的：CPU 要为任意指令流付取指、译码、投机、缓存等开销，而固定功能流水线只留必要翻转。趋势因此非常明确：
- 异构混合：大小核（见 CPU 电源管理）+ GPU + NPU/DSA 加速器 + 专用编解码/ISP，调度器按「每任务焦耳数」把活派给最省的引擎；通用核只干零碎和控制。
- 减少数据搬运：AI 加速器里搬一个权重的能量远超乘加一次（见存储器访问能量阶梯），于是有了片上大容量 SRAM、近内存计算、存算一体（把乘法做进存储阵列周边或内部）、权重压缩与量化（INT8/更低位宽直接削 C 和翻转）。
- 近似/可容错计算：图像、音频、推理允许少量误差时，用近似电路、提前终止、低精度换大幅能效。
- 定制指令（RISC-V 的角色）：开源指令集允许为特定算法加少量专用指令，把一长串通用指令换成一条低翻转的硬件操作，是嵌入式能效优化的活跃方向（产业背景见 RISC-V 中国产业化观察）。
低功耗工程师的位置随之变化：越来越多工作发生在「硬件-算法-调度」的边界，而不只是门级网表。
三、近阈值：把电压压到极限的游戏
动态功耗 ∝ V²，降压永远诱人；当工作电压从常规 0.7~0.8V 一路压到接近晶体管阈值电压（NTC，near-threshold，约 0.4~0.6V）甚至阈值以下（sub-threshold），单位工作的能量可降一个数量级——但代价同样剧烈：
- 频率崩塌：阈值附近延迟对电压极度敏感，频率可能只剩十几分之一；
- 变异放大：工艺涨落和温度变化让同一块芯片上管子速度差异巨大，时序签核困难；
- SRAM 先投降：标准 6T 单元在低电压下读写裕量不足，要用大尺寸/辅助读写/特殊近阈值位单元（见存储器功耗的数据保持电压讨论）；
- 收益拐点：漏电完成同样任务所需的「慢导致通电久」会抵消动态节省，存在最优电压点而非越低越好。
因此它落地在「不怕慢、极怕电」的场景：常开的生物医疗植入、无电池传感标签、能量采集设备（见能量采集入门），而不是手机应用处理器。
四、3D 堆叠与 Chiplet：电费换了种收法
先进封装是近年最热的方向之一，对功耗是双刃剑：
收益侧：
- 芯片叠起来或并排放进同一封装，互连线从厘米级板级线缩短到毫米/微米级，I/O 电容和电压大幅下降——数据搬运能量可降一个数量级以上（呼应外设/PHY 功耗的大电容税）；
- Chiplet 允许不同功能选最合适的工艺：I/O 和模拟用成熟便宜工艺，数字核用最先进工艺，不必为一小块逻辑整颗大芯片追新节点，整体每瓦成本更优。
新问题侧：
- 热密度：叠起来后热量更难散，热点直接抬升漏电（见漏电随温度），热-电正反馈需要联合签核；
- 跨 dielet 供电：凸点/TSV 的电流密度、微凸点压降成为新的 IR-drop 战场（见 IR-Drop）；
- 跨 dielet 电源域与时域：电压岛、电平转换、跨 dielet 隔离和测试都更复杂，UPF 意图延伸到封装级。
换句话说，封装把一部分「片外高能量通信」变成了「片内级通信」，省电巨大；但供电散热和验证难度被搬进了封装内部。
五、应用端的新战场
- 端侧 AI：手机/耳机/眼镜上跑模型，电池和散热（无风扇）双重受限，量化、稀疏化、模型剪枝与 NPE（神经处理引擎）电源管理是硬需求——能效决定哪些功能能离开云。
- 无电池/能量采集设备：靠光能、温差、射频或振动 harvested energy 间歇工作，系统要在「来电几十毫秒」内完成感知-计算-发射并把状态写进保持存储（retention 技术在这里是刚需而非可选项，见保持与隔离与能量采集入门）。
- 常开感知（always-on sensing）：语音唤醒、人脸检测要求亚毫瓦级常开域，典型手法是极小处理器+近阈值逻辑+分级唤醒（先醒便宜的小核确认，再拉主系统，机制见 SoC 电源架构）。
- 车载与工业：功耗本身约束放宽，但漏电流静态损耗、高温可靠性（结温 125~150°C 下漏电飙升）和功能安全下的电源冗余成为新主题。
六、给学习者的判断
每隔几年就有人问：「工具越来越自动化，低功耗还要专门做吗？」趋势给出的答案相反：
- 工具能优化给定结构内的门控和网格，但决定能效数量级的是架构选择和跨层协同（算法精度→存储器层级→电源域划分→供电封装→调度策略），这些没有一键工具；
- 新结构（GAA、Chiplet、近阈值、存算）都带着新的功耗和验证问题进场，老方法要重新落地一遍；
- 电费驱动的市场（移动、AI、数据中心、物联网）只增不减。
入门建议不变：先吃透前面 40 篇的物理直觉和既有流程（低功耗设计流程是总纲），再选一个趋势方向深入；趋势文章读得再多，不理解 ½CV²f 和漏电随温度，也判断不了哪种宣传是真省电。
七、一组趋势数字与它们的设计含义
不背具体数值（随工艺变化太快），记相对关系：
- 移动 GPU/NPU 中数据搬运（片内外 DDR、片上 SRAM 访问）的能耗占比常达到甚至超过算术单元——架构优化的钱在存储层级和复用，不在加法器；
- 专用加速器相对通用核在特定任务上的能效优势常以十倍到百倍计，但利用率一旦坍塌，总拥有成本可能反超——这正是大小核/异构调度存在的理由；
- 近阈值工作点单位运算能量可比常规则低约 5~10 倍，但频率损失约 10~50 倍，适用域被物理锁死在「极慢极省」；
- 先进封装短互连相对板级 I/O 的单次比特能量可低一到两个数量级，这是 Chiplet 除成本外最硬的功耗理由。
设计含义：评估任何新技术宣传时，把它对号入座到「省的是开关功耗、漏电、还是搬运功耗」「代价付在频率、面积、散热还是软件复杂度」，再判断与自己的产品约束是否匹配。
八、低功耗工程师的技能演化
| 过去偏重 | 现在/未来偏重 |
|---|---|
| 门控插入、库选择、网表优化 | 架构能效建模、电源域划分与软件接口 |
| 单一 RTL→GDS 流程 | 跨 dielet/封装/板级的系统级电源模型 |
| 平均功耗签核 | 峰值/瞬态、热-电联合、功率封顶闭环 |
| 硬件独立优化 | 算法量化-存储层级-DVFS 调度协同 |
| 经验规则 | 真实软件负载驱动的数据化优化（DPA/emulator） |
不变的底座是物理直觉（½CV²f、漏电随温、IR-drop）和测量纪律——所有新工具都只是把这些老规律在新结构上重新实现一遍。
- 误区：新工艺自动省电，可以不做低功耗。 工艺给的是可能性，暗硅和漏电墙让显式管理反而更必要。
- 误区：近阈值是万能方向。 频率、变异、SRAM 三重代价决定它只属于特定场景。
- 误区：Chiplet 主要降低成本。 缩短互连的能耗收益同样是核心动机，但热和供电挑战搬进了封装。
- 误区：加速器一定比 CPU 省。 前提是利用率够高、数据喂得饱；低利用率下空转的加速器是最差的能效点（呼应数据中心功耗的利用率陷阱）。
这一篇在知识体系里的位置
九、一张图看懂战场迁移
实践含义：新人容易一头扎进当前工具的某个按钮，但职业寿命最长的能力是判断「数量级收益此刻在哪一层」——2000 年在门控，2010 年在域和 DVFS，今天在专用化、数据移动和系统调度。按钮每五年换一轮，判断收益层级的能力不过时。
十、和相邻知识域的接口
- 封装协同：3D/Chiplet 让低功耗工程师必须看懂热阻与封装供电（背景见封装与信号/电源完整性）；
- 软件协同：调度器、运行时和编译器的能耗模型成为能效闭环一环（见 CPU 电源管理）；
- 验证协同：新电源状态（多 dielet、自适应电压）扩展低功耗验证的状态空间；
- 产品协同：每焦耳功能直接决定电池尺寸、散热结构和 PUE，能效正在从工程内部指标变成产品定义指标。
十一、给不同角色的跟进建议
- RTL/前端工程师：趋势离你最近的是门控效率、操作数隔离和为加速器预留的电源域边界；补架构视角（存储层级、量化）比追新器件名词更实用。
- 物理/后端工程师：重点跟进先进工艺导线电阻、3D 供电与热-电联合签核，IR-drop 与封装的边界正在融合（见 IR-Drop）。
- 验证工程师：每加一种电源状态、每多一个 dielet，状态空间就乘一档；低功耗验证和形式方法的价值随复杂度单调上升。
- 嵌入式/系统工程师：调度的能耗模型、residency 治理、外设自治是最直接的发力点（见外设功耗）。
- 学生/转行者：先用前述入门篇建立物理直觉，再挑一个真实平台（RISC-V 低功耗 MCU、FPGA 原型或开源加速器）做一次端到端测量优化，胜过读十篇趋势综述。
一句话收口：晶体管缩小的免费午餐已经结束，能效竞争从「器件给什么」转向「架构敢砍掉什么、数据能少搬多少、封装能把线做多短、软件肯让多少硬件睡着」——省电从电路技巧变成了全栈协同的系统工程。
总结
微缩红利已被漏电墙、导线墙、散热墙和暗硅约束改写，主指标从频率转向每瓦性能：器件层靠 FinFET/GAA、多阈值和 FDSOI，架构层靠异构专用化、量化、近存/存算和 RISC-V 定制指令用「少算、算得专、搬得近」换能效，近阈值用十倍能效换频率崩塌只属于常开和无电池场景，而 3D/Chiplet 把高能量板级通信缩短成封装内通信却把热电和供电难题搬了进来；工具能优化既定结构，但决定数量级的架构选择和跨层协同没有一键方案，需求只会增长。