tape-out 是什么：为什么流片像「交卷后不能改」
更新时间：2026-09-05。本文是「集成电路大类 · 芯片设计」**入门层（beginner）**第二十五篇新正文。前面一路讲了从 RTL 到 综合、布局布线、时序签核、DFT。这些都做完后，有个让整个团队紧张的里程碑——tape-out（流片）：把最终版图交给工厂。为什么这个词总带着「交卷、不能反悔」的意味？这一篇讲清。
本文要回答的问题
- tape-out（流片）到底是哪个动作？交出去的是什么？
- 为什么说流片像「交卷后不能改」？错了会怎样？
- tape-out 之前要过哪些「签核」关卡？
- 小公司/学生流不起片怎么办（MPW）？
一、tape-out 是把版图「交卷」给工厂
设计阶段所有产物——RTL、网表、布局布线后的版图（layout）——最终都要变成一份描述硅片上每一层几何图形的数据文件 GDSII/OASIS（见 版图数据是什么）。当设计团队确认这份版图无误，把它正式**移交给晶圆厂（foundry）**去制造，这个动作就叫 tape-out（流片）。名字源自早年用磁带（tape）把数据寄给工厂。
工厂拿到 GDSII 后，用它制作光罩（mask/掩膜版），再通过光刻在晶圆上一层层「印」出芯片（见 流片与制造、产业链分工）。
二、为什么流片像「交卷后不能改」
软件发版后发现 bug，打个补丁、热更新就行；芯片 tape-out 后不能改，因为：
- 掩膜极贵：先进工艺一套光罩要数百万甚至上千万美元，改设计往往要重做部分/全部掩膜；
- 制造周期长：从交 GDSII 到拿到芯片要数周~两三个月（排队、制造、封测）；
- 只能等回来测：真实硅片行为要拿到手才知道（见 芯片回来怎么量）。
如果回来发现功能/时序 bug，只能改版重流（respin）——再花一笔掩膜费 + 几个月。这就是为什么芯片设计极度强调「流片前把问题找完」（见 验证为什么要在流片前做足，bug 成本随阶段暴涨）。
三、tape-out 前的签核（sign-off）清单
交卷前，各专项都要「签字确认」达标，统称 sign-off：
| 签核项 | 确认什么 | 相关阅读 |
|---|---|---|
| 功能验证 | 仿真/形式验证证明逻辑正确 | 仿真是什么 |
| 时序 STA | 所有路径在所有工艺角下满足建立/保持时间 | 静态时序分析 |
| 功耗/IR drop | 功耗达标、电源网格压降/电迁移合格 | 芯片功耗从哪来 |
| 物理验证 DRC/LVS | 版图满足工厂设计规则、与原理图一致 | 布局布线、版图数据 |
| DFT | 扫描链/MBIST 等测试结构已插入、ATPG 覆盖率达标 | 可测性设计 DFT |
全部「绿」了才敢点下 tape-out。
四、流片太贵？有 MPW 拼车
全套掩膜太贵，小公司、研究机构、学生负担不起。于是有 MPW（Multi-Project Wafer，多项目晶圆/多项目流片）：把多个不同设计「拼」在同一套掩膜、同一片晶圆上，大家分摊掩膜和制造成本，各自只拿一小格 die。这极大降低了试错门槛，是芯片原型验证、教学科研的常见途径。真正量产时再单独做整套掩膜（这笔一次性投入属 NRE，见一颗芯片的成本账）。
五、这一篇在知识体系里的位置
- 交出去的那份版图数据长什么样 → 版图数据是什么（GDSII/OASIS）；
- 谁帮你做综合/P&R/签核这些工具 → EDA 在流程里的角色；
- 流片前为什么先上 FPGA 原型 → FPGA 与 ASIC 对比；
- 芯片回来后怎么测、错了怎么改版 → 芯片回来怎么量、改版与勘误。
总结
一句话总结：tape-out（流片）是芯片设计完成 RTL、综合、布局布线和各项签核后，把最终版图 GDSII 正式移交晶圆厂去制版制造的里程碑动作；它之所以像「交卷后不能改」，是因为一旦开工就要制作极贵的光罩（先进工艺一套数百万~上千万美元）、经历数周到数月制造、且只能等芯片回来才能测真硅行为，期间任何设计错误都无法补丁、只能花大钱加几个月改版重流（respin）——所以流片前必须逐项签核 sign-off：功能验证、时序 STA、功耗与 IR drop、物理验证 DRC/LVS、DFT 测试结构全部达标才敢交付；而掩膜太贵的门槛由 MPW 多项目晶圆「拼车分摊」来降低，让小团队和科研也能试做原型，量产时再单独承担整套掩膜这笔 NRE 一次性投入。